1Chapter6

CombinationalLogicDesignPractices

(組合邏輯設(shè)計實(shí)踐)DocumentationStandardandCircuitTiming

(文檔標(biāo)準(zhǔn)和電路定時)CommonlyUsedMSICombinationalLogicDevice(常用的中規(guī)模組合邏輯器件)

2第5,6章教學(xué)大綱要求重點(diǎn)學(xué)習(xí)掌握：學(xué)習(xí)利用基本的邏輯門完成規(guī)定的組合邏輯電路的設(shè)計任務(wù)：如譯碼器、編碼器、多路選擇器、多路分配器、異或門、比較器、全加器。學(xué)習(xí)利用基本的邏輯門和已有的中規(guī)模集成電路（MSI）邏輯器件如譯碼器、編碼器、多路選擇器、多路分配器、異或門、比較器、全加器、三態(tài)器件等作為設(shè)計的基本元素完成更為復(fù)雜的組合邏輯電路設(shè)計的方法。

36.1DocumentationStandard

(文檔標(biāo)準(zhǔn))StructureThinking(結(jié)構(gòu)化的理念)Specification:DescriptionofInterfaceandFunction

(說明書：接口及功能描述)BlockDiagram:System’sMajorFunctionModuleandtheirBasicInterconnections

(方框圖：主要功能模塊及其互聯(lián)

圖6-1)SchematicDiagram

[原理圖（圖6-17）]

46.1DocumentationStandard

(文檔標(biāo)準(zhǔn))TimingDiagram

[定時圖（圖6-19）]StructureLogicDeviceDescription

(結(jié)構(gòu)化邏輯器件描述)CircuitDescription:Explainshowthecircuitworksinternally.

(電路描述：解釋電路內(nèi)部如何工作)

5GateSymbols(門的符號)&≥11

6SignalNameandActiveLevels

(信號名和有效電平)NameaSignal

(信號的命名)AnActiveLevelAssociatedwithaSignal

(與信號相關(guān)的有效電平)ActiveHigh

（高電平有效）ActiveLow

（低電平有效）Asserted(有效）Deasserted（無效）Negated（取消）

7AnInversionBubbletoIndicateanActive-LowPin(有反相圈的引腳表示低電平有效)GivenLogicFunctionasOccurringinsidethatsymbolicoutline.(給定邏輯功能只在符號框的內(nèi)部發(fā)生)READYREQUESTGOREADY_LREQUEST_LGO_LSignalNameandActiveLevels

(信號名和有效電平)

8EquivalentGateSymbolsunder

theGeneralizedDemorgan’sTheorem

[等效門符號（摩根定理）]Inverter(反相器)Buffer(緩沖器)

9Bubble-to-BubbleLogicDesign

(“圈到圈”的邏輯設(shè)計)Figure6-11

10schematicdiagram(電路原理圖)

116.2CircuitTiming(電路定時)PropagationDelay(傳播延遲)——

ASignalPathastheTimethatittakesforaChangeattheInputtoProduceaChangeattheOutputofthePath(信號通路輸入端的變化引起輸出端變化所需的時間)tpHLandtpLHMaybeDifferent

12PropagationDelay(傳播延遲)TimingAnalysis:Worst-CaseDelay(定時分析：取最壞情況延遲)MaximumDelay(最大延遲)TypicalDelay(典型延遲)MinimumDelay(最小延遲)’08’08’04’32’32’32152022226.2CircuitTiming(電路定時)tpHLandtpLHMaybeDifferent

13TimingDiagram[定時圖（時序圖）]GOREADYDATtDATtDATGOREADYDATtRDYtRDY6.2CircuitTiming(電路定時)CausalityandPropagationDelay(因果性和傳播延遲）

14GOREADYDATGOREADYDATtRDYmintRDYmax6.2CircuitTiming(電路定時)TimingDiagram[定時圖（時序圖）]MinimumandMaximumDelay(最小和最大延遲）

15WRITE_LDATAOUTDATAINtOUTmaxtsetuptOUTmin6.2CircuitTiming(電路定時)CertainandUncertainTransitions

(確切的和不確切的轉(zhuǎn)換）

16補(bǔ)充：組合邏輯電路組合邏輯電路定義：如果邏輯電路在任意時刻的輸出狀態(tài)僅僅取決于該時刻的輸入，而與電路以前的狀態(tài)和輸入無關(guān)。組合邏輯電路特點(diǎn)：無反饋回路、無記憶元件。組合邏輯電路結(jié)構(gòu)：單輸入單輸出、單輸入多輸出、多輸入單輸出、多輸入多輸出。

17補(bǔ)充：組合邏輯電路分類按使用的基本開關(guān)元件不同分為MOS、TTL、ECL等類型按集成度(IntegrationLevel)不同分為SSI、MSI、LSI、VLSI等按邏輯功能不同分為Adder

(加法器)、Comparator

(比較器)、Encoder(編碼器)、Decoder

(譯碼器)、Multiplexer

(多路復(fù)用器/數(shù)據(jù)選擇器)、數(shù)據(jù)分配器、ParityCircuits

(校驗(yàn)電路)、ROM

(只讀存儲器)等。

18補(bǔ)充：組合邏輯電路分析分析的目的：給定電路，確定電路的邏輯功能。分析步驟：由輸入到輸出逐級寫出邏輯函數(shù)表達(dá)式。利用代入規(guī)則，寫出輸出與輸入的邏輯函數(shù)表達(dá)式。對輸出邏輯函數(shù)表達(dá)式進(jìn)行化簡。列真值表或畫波形圖。判斷邏輯功能。

19補(bǔ)充：組合邏輯例11、寫出每級邏輯函數(shù)表達(dá)式2、用代入規(guī)則，寫出輸入輸出表達(dá)式3、化簡，已經(jīng)最簡

20補(bǔ)充：組合邏輯例14、列真值表5、判斷電路的邏輯功能：奇偶校驗(yàn)電路----輸入為奇數(shù)個1時，輸出為1，否則為0。ABCF00000011010101101001101011001111

21補(bǔ)充：組合邏輯電路例2ABCF2F10000000101010010111010001101101101011111功能：加法器真值表

22補(bǔ)充：組合邏輯電路設(shè)計設(shè)計要求：根據(jù)題目或工程實(shí)際要求，設(shè)計出符合要求的電路，得到原理電路圖。設(shè)計步驟：分析題目及實(shí)際問題的要求，確定輸入、輸出變量及其因果關(guān)系，進(jìn)行邏輯抽象。求真值表或邏輯函數(shù)表達(dá)式。選擇器件，確定合適的實(shí)現(xiàn)方式。化簡，或變換為合適的邏輯函數(shù)表達(dá)式形式。得電路原理圖，完成原理圖設(shè)計。

23問題描述邏輯抽象選定器件類型函數(shù)化簡電路處理將函數(shù)式變換電路實(shí)現(xiàn)真值表或函數(shù)式補(bǔ)充：設(shè)計過程

24正常工作狀態(tài)故障狀態(tài)1、進(jìn)行邏輯抽象：輸入變量：紅R黃Y綠G三盞燈的狀態(tài)燈亮為1，不亮為0。輸出變量：故障信號F正常工作為0，發(fā)生故障為1。補(bǔ)充：

例－－設(shè)計監(jiān)視交通信號燈工作狀態(tài)的邏輯電路

25000001010011100101110111RYGF2.真值表100101113.用門電路設(shè)計寫出邏輯函數(shù)式并化簡F=R’·Y’·G’+R·Y+R·G+Y·GR’·Y’·G’R·YR·GY·GGRY00011110011

11

1

1

264.電路設(shè)計F=R’·Y’·G’+R·Y+R·G+Y·G

27補(bǔ)充：例—最佳供電控制電路發(fā)電機(jī)組：15kW、25kW用電設(shè)備：10kW、15kW、25kW分析：根據(jù)用電設(shè)備的需求，決定發(fā)電機(jī)組是否發(fā)電。邏輯約定：1表示發(fā)電、用電設(shè)備工作，0不工作。A、B、C分別表示10kW、15kW、25kW用電設(shè)備；Y