1、第八章 門電路和組合(zh)邏輯電路8.1邏輯代數基礎知識8.2基本邏輯門電路8.3組合邏輯電路(lu j din l)的分析與設計8.4常用組合邏輯器件共一百三十二頁8.1邏輯(lu j)代數基礎知識 數字電路是電子電路中的一類，它與模擬電路不同，數字電路處理的信號是離散(lsn)變化的脈沖信號，而模擬電路處理的是連續變化的模擬信號。因為邏輯代數是分析和研究數字邏輯電路的基本工具，而邏輯門電路是構成數字電路的基本單元，故本章在介紹了邏輯代數的基礎知識后，講述了邏輯門電路及其構成，最后介紹了組合邏輯電路的分析和設計方法以及常用的中小規模組合邏輯器件。 8.1.1概述 邏輯代數是一種描述客觀事物

2、間邏輯關系的數學方法，它是英國數學家喬治布爾創立的，所以又稱布爾代數，該函數表達式中邏輯變量的取值和邏輯函數值都只有兩個值，即0和1。這兩個值不具有數量大小的意義，僅表示客觀事物的兩種相反的狀態，如開關的閉合與斷開；晶體管的飽和導通與截止；電位的高與低；真與假等。數字電路在早期又稱為開關電路，因為下一頁返回共一百三十二頁8.1邏輯(lu j)代數基礎知識 它主要由一系列開關元件組成，具有相反的二狀態特征，所以特別適用于用邏輯代數來進行分析和研究，因此邏輯代數廣泛應用于數字電路。 數字信號在時間上和數值上均是離散的，如圖8-1所示。數字信號在電路(dinl)中常表現為突變的電壓或電流。 數字信號

3、是一種二值信號，用兩個電平(高電平和低電平)分別來表示兩個邏輯值(邏輯1和邏輯0)。有兩種邏輯體制：正邏輯體制和負邏輯體制。正邏輯體制規定：高電平為邏輯1，低電平為邏輯0；負邏輯體制規定：低電平為邏輯1，高電平為邏輯0。如果采用正邏輯，圖8-1所示的數字電壓信號就成為下圖所示邏輯信號。 圖8-2 信號波形圖 8.1.數制與碼制 數制上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 數制就是計數(j sh)的方法。在日常生活中，人們習慣用十進制數，而在數字系統中多采用二進制數、八進制數、十六進制數等。 十進制數 日常生活中人們最習慣用的就是十進制。十進制用09十個數碼表示，基數為

4、10，計數規律是“逢十進一”。十進制整數從個位起各位的權分別為100、101、102。例如，十進制數555的按權展開式為： （555）10=5102+5101+5100 二進制數 二進制數用0和1兩個數碼表示，基數為2，計數規律是“ 逢二進一”。二進制數從右至左的權分別為20、21、22。例如，二進制數1011的按權展開式為： （1011）2=123+022+121+120 十六進制數 上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 十六進制數用09、A、B、C、D、E、F十六個數碼表示，基數為16，計數規律是“逢十六進一”，其中A、B、C、D、E、F分別表示十進制數的10、

5、11、12、13、14、15。十六進制數從右至左的權分別為160、161、162。例如，十六進制數4F5的按權展開式為： （4F5）16=4162+15161+5160 （）不同進制之間的轉換 ）十進制數與二進制數的相互(xingh)轉換 十進制整數轉換成二進制數 將十進制整數轉換成二進制數可以采用除2取余法。其方法是：將十進制整數連續除以2，求得各次的余數，直到商為0，每次所得余數依次是二進制數由低位到高位的各位數碼。 例-1 將十進制數29轉換成二進制數。上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 解 2 2 9 余1（低位） 2 1 4 余0 2 7 余1 2 3

6、余1 2 1 余1（高位(o wi)） 0 所以 （29）10=(11101)2 二進制整數轉換為十進制數 二進制整數轉換為十進制數的方法是：按權展開相加。 例8-2 將二進制數110011轉換成十進制數 解 (110011) 2 =125+124+121+120=(51) 10 ）二進制數與十六進制數的相互轉換 二進制整數轉換為十六進制數上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 二進制整數轉換為十六進制數的方法是：將二進制整數從最低位開始，每四位一組，將每組都轉換為一位的十六進制數。 例8-3 寫出二進制數10011101010的十六進制表示(biosh)。 解 因為

7、 0100 1110 1010 4 E A 所以，（10011101010）2=（4EA）16 十六進制整數轉換為二進制數 十六進制整數轉換為二進制數的方法是：將十六進制整數的每一位轉換為相應的四位二進制數。 例8-4 寫出十六進制數3B9的二進制表示。 解 因為 3 B 9 上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 0011 1011 1001 所以，（3B9）16=（1110111001）2 十進制數轉換成十六進制數，可先將十進制數轉換為二進制數，然后轉換成十六進制數，也可用除16取余法。 碼制 在數字系統中,二進制數碼不僅可表示數值的大小,而且(r qi)常用于表

8、示特定的信息。將若干個二進制數碼0和1按一定的規則排列起來表示某種特定含義的代碼，稱為二進制代碼。將十進制數的09十個數字用二進制數表示的代碼，稱為二-十進制碼，又稱BCD碼。常用的二-十進制代碼為8421BCD碼，這種代碼的每一位的權值是固定不變的，為恒權碼。它取了4位自然二進制數的前10種組合，即0000（0）1001(9)，從高位到低位的權值分別是8，4，2，1，去掉后6種組合，所以稱為8421BCD碼。如，。表8-1給出了十進制數與8421BCD碼的對應關系。上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 8.1.基本邏輯運算 基本的邏輯關系有與邏輯、或邏輯和邏輯非三

9、種，與之對應的邏輯運算為與運算(邏輯乘)、或運算(邏輯加)、非運算(邏輯非)。 (1)與邏輯 在圖8-3所示的串聯開關電路中，可以看出，只有開關A和B全都閉合，燈L才亮，兩個開關中只要有一個不閉合，燈L就不會亮。這個電路表示了這樣一個邏輯關系(gun x)：決定某一事件的全部條件都具備（如開關A、B都閉合）時，該事件才會發生（燈L亮）。這種關系(gun x)稱為與邏輯。 如果規定開關閉合、燈亮為邏輯1態，開關斷開、燈滅為上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 邏輯0態，則開關A、B的全部狀態組合和燈L狀態之間的關系可用表8-2表示。該表又稱為與邏輯真值表，它真實反映了

10、輸出函數與輸入變量間的邏輯關系。由該表可看出邏輯變量A、B的取值和函數L的值之間的關系滿足(mnz)邏輯乘的運算規律，可用下式表示 L=AB （8-1） 式中“ ”是與運算符號，在不致混淆的情況下可省去。實現與運算的電路稱為與門，其邏輯符號如圖8-4所示。對于多變量的邏輯乘可寫成 Y=ABC (2)或邏輯 在圖8-5所示的并聯開關電路中，可以看出，只要開關A閉合，或者開關B閉合，或者開關A和B都閉合，燈L就亮；只有上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 兩個開關都斷開時，燈L才熄滅。這個電路表示了這樣一個邏輯關系：決定某一事件的全部條件中，只要有一個或幾個條件都具備時

11、，該事件就會發生（燈L亮）。這種關系稱為或邏輯。表8-3為或邏輯真值表，由該表可看出邏輯變量A、B的取值和函數L的值之間的關系滿足邏輯加的運算規律，可用下式表示 L=A+B （8-2） 式中“+”是或運算符號，在不致(bzh)混淆的情況下可省去。實現或運算的電路稱為或門，其邏輯符號如圖8-6所示。對于多變量的邏輯加可寫成 L=A+B+C (3)邏輯非 如圖8-7所示的電路中，可看出開關A的狀態與燈L的狀態上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 滿足表8-4所表示的邏輯關系：開關閉合則燈滅；反之則燈亮，即在事件中結果總是和條件呈相反狀態的邏輯關系，這種互相否定的因果關系

12、稱為邏輯非，可用下式表示 （8-3） 式中變量的上方“”號表示非。是A的反變量，讀作A非。實現非運算的電路稱為非門，其邏輯符號如圖8-8所示。由于非門(fi mn)的輸出信號和輸入信號反相，故非門(fi mn)又稱為反相器。 其他常用邏輯運算都可用上述基本運算組合而成。表8-5列出了幾種常用的邏輯運算函數及其相應的邏輯門電路的代表符號，以便于比較和應用。上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 例8-5 已知與門、或門的兩個變量的輸入波形如圖8-9所示，試畫出或門輸出L1和與門輸出L2的波形。 8.1.4邏輯代數(dish)的基本公式、定律及其規則 1邏輯代數的基本運算

13、公式 邏輯代數的基本公式是一些不需要證明的、可以直觀看出的恒等式。它們是邏輯代數的基礎，利用這些基本公式可以化簡邏輯函數，還可以用來推證一些邏輯代數的基本定律。對于邏輯常量間、變量與常量間以及變量間的與、或、非三種基本邏輯運算公式列于表8-6中。 2邏輯代數的基本定律上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 邏輯(lu j)代數的基本定律是分析、設計邏輯(lu j)電路，化簡和變換邏輯(lu j)函數式的重要工具。表8-7所列是一些常用的邏輯代數的基本定律。 3邏輯代數的重要規則（定理） 為了更好地理解邏輯恒等式和邏輯函數的內在規律，為了從已知的恒等式推出更多的恒等式，

14、下面介紹3個重要規則。 （1）代入規則（定理） 在任何一個邏輯等式中，如果將等式兩邊的某一變量都用另一個變量或邏輯函數代替，該等式依然成立。 例如：恒等式A（B+C）=AB+AC，當用（C+D）代替等式中的C，則可得到：A（B+C+D）=AB+A（C+D）=AB+AC+AD，此等式仍然成立。 （2）反演規則（定理）上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 求一個邏輯函數L的反函數時，只要將函數中所有“”換成“+”，“+”換成“”；“0”換成“1”，“1”變成“0”；原變量換成反變量，反變量換成原變量；則得到的邏輯函數式就是邏輯函數L的反函數。 例如利用反演規則求的反函數

15、為。 證明：利用反演定理，可以較容易地求出一個函數的反函數，但變換時要注意兩點：一是要保持原式中運算的優先(yuxin)順序，即必須按照先括號，再與后或的順序變換，二是不是同一個變量上的非號應保持不變。 （3）對偶規則（定理） L是一個邏輯表達式，如果將L中的“”換成“+”，“+”換成“”；“0”換成“1”，“1”換成“0”，得到新的邏輯函數式L，稱L為原函數L的對偶函數。求對偶函數時應注意變量和原式中的優先順序應保持不變。上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 對偶規則是指當某個(mu )恒等式成立時，其對偶式也成立。如果兩個函數相等，那么它們的對偶函數式也相等，反

16、之也成立。 例如：，其對偶式為，其對偶式為在運用對偶規則應注意：求對偶式與求反演式不同，對偶變換時，內外非號一律不動；要保持變換前后運算次序不變。 8.1.5邏輯函數及其表示方法 1邏輯函數的建立 例8-6 三個人表決一件事情，結果按“少數服從多數”的原則決定，試建立該邏輯函數。 解：第一步：設置自變量和因變量。 第二步：狀態賦值。對于自變量A、B、C設：同意為邏輯“1”，不同意為邏輯“0”。對于因變量L設：事情通過為 邏輯“1”，沒通過為邏輯“0”。上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 第三步：根據題義及上述規定列出函數的真值表如表8-8所示。 一般地說，若輸入邏

17、輯變量A、B、C的取值確定以后，輸出邏輯變量L的值也唯一地確定了，就稱L是A、B、C的邏輯函數，寫作(xizu)： L=f（A，B，C） 邏輯函數與普通代數中的函數相比較，有兩個突出的特點： （1）邏輯變量和邏輯函數只能取兩個值0和1。 （2）函數和變量之間的關系是由“與”、“或”、“非”三種基本運算決定的。 2邏輯函數的表示方法 邏輯函數的表示方法主要有三種，它們是真值表、函數表達式和邏輯圖。上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 （1）真值表表示法 將輸入邏輯變量的各種可能取值和相應的函數值排列在一起而組成的表格。 如例8-6中以三個輸入A、B、C的表決邏輯，輸出

18、L與輸入的多數(dush)相一致，表8-8為該表決電路的邏輯真值表，在該表中把全部可能出現的邏輯組合狀態都反映出來。這種表示方法直觀，并且具有唯一性。 （2）函數表示法 函數表示法是由邏輯變量和“與”、“或”、“非”三種運算符所構成的表達式。 1）由真值表寫出表達式 以例8-6的三變量表決邏輯為例，從真值 表8-8中可以看出： 當A=0，B=1，C=1時，L=1，即。 當A=1，B=0，C=1時，L=1，即。上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 當A=1，B=1，C=0時，L=1，即。 當A=1，B=1，C=1時，L=1，即。 把輸出為“1”時的所有取值組合相邏輯或

19、起來，即可得到表示該函數的邏輯表達式： 用函數式表示邏輯關系不如真值表直觀，但它便于運用定理和規則(guz)來運算、變換和化簡。 2）邏輯表達式的基本類型 邏輯函數的真值表是惟一的，而表達式是多種多樣的，常用的典型表達式有：與或式、或與式、與非與非式、或非或非式和與或非式。例如： 上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 這五種類型的表達式恰好和門電路的主要類型相對應，與或式和或與式可用與門和或門的組合來實現，與非與非式可用與非門來實現，或非或非式可用或非門來實現，與或非式可用與或非門來實現。其中，與或表達式是邏輯函數的最基本表達形式。 （3）邏輯圖表示法 邏輯圖是由邏

20、輯符號及它們之間的連線而構成的圖形。 由函數表達式可以畫出其相應(xingyng)的邏輯圖。 例8-7 畫出函數 的邏輯圖。 解：可用兩個非門、兩個與門和一個或門組成。如圖8-10所示。 由邏輯圖也可以寫出其相應的函數表達式。 例8-8 寫出如圖8-11所示邏輯圖的函數表達式。 解：可由輸入至輸出逐步寫出邏輯表達式：上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 8.1.6邏輯函數的化簡 邏輯圖是根據表達式做出來的，表示同一個邏輯關系，表達式越簡單，用的門電路數目和連接線就越少，既經濟，又提高了電路的可靠性。為此，常常要對邏輯函數進行化簡。化簡時又常以與或式為基礎，因為這種表

21、達式便于推演和利用各種定理。公式化簡法就是利用邏輯代數的基本定理、公式等來化簡。以下介紹一些常用的代數化簡法。 （1）并項法。 運用(ynyng)公式 ，將兩項合并為一項，消去一個變量。如： （2）吸收法。 運用吸收律A+AB=A，消去多余的與項。如： （3）消去法。上一頁返回下一頁共一百三十二頁8.1邏輯(lu j)代數基礎知識 （4）配項法。 先通過乘以 或加上 ，增加必要的乘積項，再用以上方法化簡。如： 在化簡邏輯函數時，要靈活運用上述方法，才能將邏輯函數化為最簡。 例8-9 化簡邏輯函數： 解： （利用 ） （利用A+AB=A） （利用 ） 代數化簡法的優點是不受變量數目的限制。缺點是

22、：沒有固定的步驟可循；需要熟練運用各種公式(gngsh)和定理；在化簡一些較為復雜的邏輯函數時還需要一定的技巧和經驗；有時很難判定化簡結果是否最簡。上一頁返回共一百三十二頁8.2基本(jbn)邏輯門電路 門電路是數字電路中最基本的單元電路。門電路的輸入量與輸出量滿足一定的邏輯關系。按其邏輯功能來分，有與門電路、或門電路、與非門電路、或非門電路等。本節著重介紹晶體管的開關特性、TTL門電路、CMOS門電路和集成門電路使用注意事項，主要(zhyo)掌握這些門電路的特點、外部特性和邏輯功能，對其內部電路也要作一些了解，以有助于合理地選擇和正確地使用。 8.2.1晶體管的開關特性 數字電路中二、三極管

23、和場效應管基本上是工作在開關狀態，既飽和導通和截止狀態。因此需要了解它們在開關狀態下工作的特點，同時還要研究它們在“開”與“關”狀態轉換過程中所出現的問題。 1二極管的開關特性 二極管電路如圖8-12(a)所示，二極管的特性如圖8-12(b)所示，為二極管兩端的電壓。返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 （1）靜態特性 輸入電壓uI的波形圖如圖8-12(c)所示，正向電壓值為UF，反向電壓值為UR，在不考慮動態變化過程的條件下，其正向導通電流為 式中為二極管導通時的正向壓降（硅管UV0.7V,鍺管UV0.2V），當輸入電壓uI為反向電壓UR時，流過二極管和RL中的電流為IR，

24、與輸入uI相對應的電流波形圖如圖8-12(c)中的下圖粗實線所示。由以上分析可見：二極管開關并不是理想開關，正向導通時有管壓降UV，反向截止時有反向飽和電流IR；如果正向導通時忽略UV，二極管相當于一個閉合的開關，反向截止時忽略IR，二極管相當于一個斷開的開關。 （2）二極管開關的動態特性 如圖8-12(c)所示，在t=t1時，輸入電壓uI由UF突變到UR，而二極管不能立刻截止，因為二極管有電容效應（PN結勢壘電容和擴散電容），電容兩端(lin dun)的電壓不能突變，也就是存在上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 電容充放電的漸變過程。在輸入電壓突變的瞬間(shn j

25、in),二極管仍維持突變前的壓降值UV和極性,這瞬間的反向電流為 當t=t2時存儲電荷基本消散，反向電流開始下降。當t=t3時反向電流降到0.1IR。 ts=t2-t1為存儲時間，這是消散存儲電荷的時間，體現了擴散電容效應。 ts=t3-t2為下降時間，這是勢壘區變寬的過程，體現了勢壘電容效應。 trets十tt稱為反向恢復時間。 二極管作開關作用是利用它的單向導電性，當外加電壓頻率較高，輸入的反向電壓保持的時間小于tre時，二極管就失去了單向導電的特性，也就不能作開關了。 同理，二極管從截止轉為正向導通也需要時間，這段時間稱為開通時間。開通時間比反向恢復時間要小得多，一般可以忽略不計。上一頁

26、返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 2三極管的開關(kigun)特性 （1）靜態開關特性 在數字電路中，三極管是作為一個開關管來使用的，它工作在飽和導通狀態或截止狀態。下面參照圖8-13所示共發射極三極管開關電路和輸出特性曲線來討論三極管的靜態開關特性。 截止條件 當輸入uI小于三極管發射結死區電壓時，IBICBO0，ICICEO0，VCEVCC，三極管工作在截止區，對應圖8-13（b）中的A點。三極管工作在截止狀態的條件為：發射結反偏或小于死區電壓。對于硅三極管，當UBE0.5時， ，即可認為管子處于截止狀態。實際應用中，為提高管子的截止可靠性，防止因外界干擾使三極管脫離

27、截止區，一般都加一定的反偏電壓。截止時的等效電路如圖8-14所示。上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 放大狀態 發射結正向偏置，集電結反向偏置， 與 間呈正比關系且有放大作用，即 管子工作于放大狀態。 飽和狀態 當 ，集電結和發射結均正偏時，iB增大，iC不再以 保倍的關系增大，而基本上保持不變。此時三極管工作于飽和狀態。 通常以 或以 為臨界飽和(boh)條件，當 時為過飽和(boh)。稱 / 為飽和(boh)深度系數 ，一般 取值為1.52.5。在飽和(boh)時，C、E間的飽和(boh)壓降很小，即 因此，C、E間可視為短路，相當于開關接通。其等效電路如圖8-1

28、4(b)所示。 上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 (2)動態開關(kigun)特性 和二極管相似，三極管工作在開關狀態時，其內部電荷的建立與消散都需要一定的時間。因此，集電極電流的變化總是滯后于輸入電壓的變化，這說明三極管由截止變為飽和或由飽和變為截止需要一定的時間。 8.2.2 MOS管的開關特性 金屬氧化物半導體場效應管（簡稱MOS）也可作為開關管使用，它分為增強型MOS管和耗盡型MOS管兩類，兩者的工作原理相同，區別在于當柵極源極電壓 時,增強型MOS管無導電溝道，而耗盡型MOS管已存在導電溝道。根據采用的基片材料不同,增強型和耗盡型MOS管又分別有N溝道和P

29、溝道兩種類型。圖8-15(a)是N溝道增強型管組成的開關電路，MOS管的開啟電壓為 當輸入電壓 時，MOS管形成導電溝道，管子導通，溝道電阻為 上式表明，MOS管溝道電阻與 有關，當 時，溝道電阻與近似成反比。 當輸入電壓UI增加得足夠大時，MOS管的溝道電阻將變得很小，只要 ，輸出電壓將變為低電平，即 ，MOS管相當于開關閉合狀態, 其等效電路如圖8-15(c)所示。 由于MOS管是單極型器件，溝道的形成和消失基本上不需要時間，MOS管的開關時間主要取決于輸入電容及輸出電容的充放電時間，因此在等效電路中輸入電容是不能忽略的，它的大小直接(zhji)影響MOS管的開關時間。上一頁返回下一頁共一

30、百三十二頁8.2基本(jbn)邏輯門電路 8.2.3 TTL與非門 TTL門電路就是(jish)晶體管-晶體管邏輯電路，其輸入端、輸出端均由晶體管組成。TTL門電路具有功耗小、速度快、扇出數大、成本低等優點，是一種使用較為廣泛的電路。 1.TTL與非門 （1）工作原理 標準TTL與非門電路和邏輯符號如圖8-16(a)、(b)所示。它的工作原理如下： 輸入A、B、C中有一個為“0”時，T1管飽和，T1管的基極被鉗位在1V左右，不能使T2、T5導通，T3、T4組成的復合管導通，輸出 ，為高電平“1”。 輸入A、B、C中全為“1”時，+5V經R1、T1管集電結、，T2管的發射結、T5管發射結導通，此

31、時T1基極被鉗位在2.1V左右，T1管的發射結反偏截止，T2、T5飽和導通，T3、T4截止，輸出 為低電平“0”。 上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 （2）電壓傳輸特性 電壓傳輸特性是指輸出電壓隨輸入電壓uI變化的關系(gun x)曲線。 曲線（分為AB、BC、CD和DE四段）。 如圖8-17（a）所示，將TTL與非門的一個輸入端的電位由小變大，而將其它輸入端接電源（高電平），測其輸出電壓。從圖8-17(b)的電壓傳輸特性上可以看到：當輸入電壓UI小于0.6V時，輸出電壓UO為高電平，對應圖中AB段；當UI由0.6V繼續升高時，UO線性下降，如圖中BC段，當UI增大

32、到1.4V左右時，輸出UO急劇下降，并變為低電平，如圖中CD段，這一段叫作過渡區或轉折區，所對應的輸入電壓稱為閾值電壓或門限電壓，用UTH表示(典型值為1.3V1.V)；此后，UI再升高，輸出UO保持為低電平，即 ，如圖中DE段。 (3)TTL與非門的主要參數 輸出高電平UOH：在正邏輯體制中代表邏輯“1”的輸出電壓。上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 輸出低電平UOL：在正邏輯體制中代表(dibio)邏輯“0”的輸出電壓。UOL的理論值為0.3V，產品規定輸出低電平的最大值UOL（max）=0.4V。 開門電平電壓UON是指輸出電壓下降到UOL（max）時對應的輸入

33、電壓。即輸入高電壓的最小值。在產品手冊中常稱為輸入高電平電壓，用UIH（min）表示。產品規定UIH（min）=2V。 關門電平電壓UOFF是指輸出電壓下降到UOH（min）時對應的輸入電壓。即輸入低電壓的最大值。在手冊中常稱為輸入低電平電壓，用UIL（max）表示。產品規定UIL（max）=0.8V。 輸入低電平電流IIL是指當門電路的輸入端接低電平時，從門電路輸入端流出的電流。 產品規定IIL1.6mA。 輸入高電平電流IIH是指當門電路的輸入端接高電平時，流入輸入端的電流。產品規定：IIH40uA。上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 輸出低電平電流IOL：當驅動

34、門輸出低電平時，電流從負載門灌入驅動門。當負載門的個數增加(zngji)，灌電流增大，會使輸出低電平升高。因此，把允許灌入輸出端的電流定義為輸出低電平電流IOL，產品規定IOL16mA。 輸出高電平電流IOH:當驅動門輸出高電平時，電流從驅動門拉出,流至負載門的輸入端。拉電流增大時，會使輸出高電平降低。因此，把允許拉出輸出端的電流定義為輸出高電平電流IOH。產品規定IOH0.4mA。 扇出系數N：允許驅動同類門電路的最大數目。 輸出高電平時的扇出系數； 輸出低電平時的扇出系數。 一般NOLNOH，常取兩者中的較小值作為門電路的扇出系數，用NO表示。 噪聲容限：TTL門電路的輸出高低電平不是一個

35、值，而是一個范圍。同樣，它的輸入高低電平也有一個范圍，即它上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 的輸入信號允許(ynx)一定的容差，稱為噪聲容限。 低電平噪聲容限UNLUOFF-UOL（max）；高電平噪聲容限UNH UOH（min）-UON。 若UNLUNH，則在衡量門電路的抗干擾能力時，取兩者中的較小值作為依據。 平均傳輸延遲時間tpd 如圖8-18所示，導通延遲時間tPHL是指從輸入波形上升沿的中點到輸出波形下降沿的中點所經歷的時間。截止延遲時間tPLH是指從輸入波形下降沿的中點到輸出波形上升沿的中點所經歷的時間。與非門的傳輸延遲時間tPD是tPHL和tPLH的平

36、均值。即 一般TTL與非門傳輸延遲時間tpd的值為幾納秒十幾個納秒，典型值為310ns。 （4）TTL集成芯片 上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 74X系列為標準的TTL門系列。其中X為L表示低功耗；X為H表示高速；X為S表示肖特基（采用抗飽和技術）系列；X為LS表示低功耗肖特基系列，這是應用較廣泛的一種TTL門電路，相當于國產的CT4000系列。常用的集成TTL與非門電路有74LS00（四個二輸入端）、74LS20（二個四輸入端）等。如圖8-19(a)、(b)所示分別為芯片74LS00、74LS20的外引腳排列圖。 三態與非門 所謂三態門，是指邏輯門的輸出除有高、

37、低電平兩種狀態外，還 有第三種狀態高阻狀態(或稱禁止狀態)的門電路，簡稱TSL門。其電路組成是TTL與非門的輸入級多了一個控制器件D，如圖8-20(a)所示,對應的邏輯符號如圖8-20(b)所示。 A和B是輸入端，EN是控制端或稱使能端。當EN=0時，T1管和D同時(tngsh)導通，T1導通使T2、T5截止，D導通使T3、T4上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 截止，此時輸出處于高阻態與輸入A、B間無任何關系；當EN=1時，D截止，此時電路即為普通的與非門，輸出F與輸入A、B之間為與非邏輯關系，可輸出“0”或“1”。 圖8-20所示的電路，在EN=0時，電路為高阻狀

38、態，在EN=1時，電路為“與非”門狀態，故稱控制端為高電平有效。有的三態與非門為低電平有效，在邏輯符號中用EN加小圓圈表示，不加小圓圈表示高電平有效。 三態與非門可作為(zuwi)輸入設備與數據總線之間的接口。可將輸入設備的多組數據分時傳遞到同一數據總線上，并且任何時刻只允許有一個三態門處于工作狀態，占用數據總線，而其余的三態門均處于高阻態，即脫離總線狀態。上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 集電極開路門（OC門） 圖8-16所示的TTL與非門電路是不能并聯使用的，否則當一個門電路輸出為高電平而另一個門電路輸出為低電平時，會產生一個很大的電流，造成功耗過大，損壞門電路

39、。 將兩個或多個門電路的輸出端并聯起來得到與邏輯關系，稱為線與。這種電路結構的特點是：節省組件、減少(jinsho)傳輸延遲和功耗，簡化電路結構。集電極開路門(OC門)是一種能夠實現線與邏輯的電路。OC門是將原TTL與非門電路中的T5管的集電極開路，并取消了集電極電阻。使用時，為保證OC門的正常工作，必須在輸出端與電源UCC之間串聯一個電阻，該電阻稱為上拉電阻。OC門電路如圖8-21（a）所示，圖8-21（b）為OC門的邏輯符號。 TTL門電路使用注意事項 （1）電源和地上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 TTL電路在工作狀態高速轉換時，電源電流會出現瞬態尖峰值，稱為

40、(chn wi)尖峰電流或浪涌電流，幅度可達45mA，該電流在電源線與地線之間產生的電壓降將引起噪聲干擾。為此，在集成電路電源和地線之間接0.01F的高頻濾波電容，在電源輸入端接2050F的低頻濾波電容或電解電容，以有效地消除電源線上的噪聲干擾。同時，為了保證系統的正常工作，必須保證電路良好地接地。 （2）電路外引線端的連接 電路外引線端的連接應注意以下幾點。 不能將電源與地線接錯，否則將燒毀電路。 各輸入端不能直接與高于5.5V和低于0.5V的低內阻電源相連，因為低內阻電源會產生較大電流而燒壞電路。 輸出端不允許與低內阻電源直接相連，但可以通過電阻相連，以提高輸出電平。上一頁返回下一頁共一百

41、三十二頁8.2基本(jbn)邏輯門電路 輸出端接有較大的容性負載時，電路在斷開到接通的瞬間，會產生很大的沖擊電流而損壞電路，應用時應串聯電阻(dinz)。 除具有OC結構和三態結構的電路外，不允許將電路的輸出端并聯使用。 （3）多余輸入端的處理 與門、與非門電路多余輸入端可以懸空，但這樣處理容易受到外界的干擾而使電路產生錯誤動作，所以應接電源UCC以獲得高電平輸入；或門、或非門的多余輸入端不能懸空，所以對門電路的多余輸入端一般采取接地以直接獲得低電平輸入；也可以采取與其他輸入端并聯使用的方法，但這樣對信號驅動電流的要求會相應增加。3種處理方法如圖8-22所示。 8.2.4 CMOS集成門電路

42、CMOS邏輯門是在NMOS的基礎上發展起來的，電路采用N溝道增強型MOS管與P溝道增強型MOS管接成互補形式，具有結構簡單、功耗上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 小、品種繁多等優點，得到廣泛的應用。它的特點是功耗極小，工作電流是納安級，抗干擾能力強，輸入阻抗高，帶負載能力強，電源電壓允許范圍大(315V)。 1CMOS反相器 CMOS反相器是CMOS電路的一種基本結構。在改進的CMOS集成電路中，都以CMOS反相器作為輸入、輸出電路。因而掌握CMOS反相器的組成及特性具有普遍的意義。如圖8-23所示為CMOS反相器電路。CMOS反相器是由一個NMOS管和一個PMOS

43、管串接組成的，兩管的柵極連接在一起作輸入端，兩管的漏極連接在一起作輸出端，如圖8-23所示。對于TN來說，當 （TN的開啟電壓），就導通；對于TP來說，當 （TP的開啟電壓），就導通。設: ， ，反相器的工作原理(yunl)如下： 當UI2V，TN截止，TP導通，輸出UOUDD=10V；當2VUI5V，TN上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 工作在飽和區，TP工作在可變電阻區；當UI=5V，兩管都工作在飽和區，UO=（UDD/2）=5V；當5VUI8V，TP工作在飽和區，TN工作在可變電阻區；當UI8V，TP截止，TN導通，輸出UO=0V。可見該CMOS門電路的閾值電

44、壓 。 對于反相器來說：當輸入為低電平時，輸出為高電平；當輸入為高電平時，輸出為低電平。輸入與輸出是反相（非）的關系，即 在實際的CMOS反相器電路中，為了防止擊穿，需在電路中加保護措施，如圖8-24所示。 2CMOS與非門電路 以CMOS反相器為基礎，構成(guchng)的CMOS與非門電路如圖8-25所示，由兩個PMOS管和兩個NMOS管構成。T1、T2組成反相器，T3、T4也是一個反相器，但T1、T3相串聯，T2、T4相并聯。只有當A=B=1時，T1、T3導通，T2、T4截止，L=0。當A、B輸入為其他上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 組合時，T1和T3至少有

45、一個截止，則L=1。這滿足與非邏輯關系，即。 3CMOS集成門電路使用注意事項 （1）操作規則：靜電擊穿是CMOS電路失效的原因之一，在實際使用時應遵守以下保護原則。 在防靜電材料中儲存或運輸；進行手工焊接時所采用的設備應接地；電源接通期間不應把器件從測試座上插入或拔出；調試電路時，應先接通線路板電源，后接通信號源電源。斷電(dun din)時應先斷開信號源電源，后斷開線路板電源。 （2）輸入規則： 輸入信號電壓必須控制在USSUDD之間；輸入端接低內阻信號源時，應在輸入端與信號源之間串聯限流電阻；輸入端接大電容時，同樣要加限流電阻；與TTL門電路不同，CMOS門電路的多余輸入端不允許懸空，要

46、根據電路邏輯功能的不同接UDD（高電平）或USS（低電平）。上一頁返回下一頁共一百三十二頁8.2基本(jbn)邏輯門電路 （3）輸出規則 輸出端的電平只能在USSUDD之間；除具有OD門結構和三態輸出結構的門電路外，不允許把輸出端并聯使用以實現線與邏輯；不允許直接與UDD或USS連接；為增加CMOS門電路的驅動能力，同一芯片的幾個電路可以并聯在一起使用，不在同一芯片上不允許這樣使用。 （4）電源使用規則 電源電壓應保持(boch)在最大極限電源電壓范圍之內；CMOS門電路的電源極性不能倒接。上一頁返回共一百三十二頁8.3組合邏輯電路的分析(fnx)與設計 8.3.1概述 在數字系統中，根據邏輯

47、功能特點的不同，數字電路可分為(fn wi)組合邏輯電路和時序邏輯電路兩大類。所謂組合邏輯電路是這樣一類電路：在任意時刻，電路的輸出狀態僅僅取決于該時刻電路輸入信號的取值組合，而與電路以前的狀態無關。組合邏輯電路的一般框圖如圖8-26所示。 8.3.2組合邏輯電路的分析 組合邏輯電路的分析主要是根據給定組合邏輯電路的邏輯圖，確定電路輸入輸出之間的邏輯關系，從而確定電路的邏輯功能。組合邏輯電路的一般分析步驟如下。 （1）根據給定邏輯圖，寫出組合邏輯電路輸出端的邏輯函數表達式。 （2）將輸出邏輯函數表達式化簡或變換成最簡表達式。返回下一頁共一百三十二頁8.3組合邏輯電路的分析(fnx)與設計 （3

48、）由邏輯表達式列出電路的真值表。 4）由真值表說明電路的邏輯功能，或直接由真值表給出電路的邏輯功能。 例8-10 組合(zh)電路如圖8-27所示，分析該電路的邏輯功能。 解：（1）由邏輯圖逐級寫出邏輯表達式： （2）化簡與變換如下： （3）由表達式列出真值表，如表8-9所示。 （4）分析邏輯功能： 由表可以看出，當A、B、C中有兩個或兩個以上為“1”，電路輸出為“1”，可知這是一個多數表決電路。 例8-11已知邏輯電路如圖8-28所示，分析其邏輯功能。 解：（1）由邏輯圖逐級寫出邏輯表達式： （2）化簡與變換：上一頁返回下一頁共一百三十二頁8.3組合邏輯電路的分析(fnx)與設計 （3）列真

49、值表：如表8-10所示。 （4）分析真值表可知本電路的邏輯功能是：輸入相同（同為0或同為1）時輸出為0；輸入相異（一個為0，一個為1） 時輸出為1。這種邏輯電路稱為“異或”門。 邏輯表達式可寫為 如果A與B相同是Y=1，A與B相反時Y=0，這種電路稱為“同或”門，“同或”門的邏輯表達式為： “異或”門和“同或”門的邏輯符號分別如圖8-29 (a)、(b)所示。 8.3.3 用小規模器件實現組合邏輯電路 組合邏輯電路設計的一般步驟如下。 （1）對實際(shj)邏輯問題進行邏輯抽象，確定電路的輸入變量和輸出變量，以及它們的邏輯狀態值。上一頁返回下一頁共一百三十二頁8.3組合邏輯電路的分析(fnx)

50、與設計 （2）按照邏輯要求確定電路輸入輸出之間的邏輯關系，列寫電路的真值表。 （3）由真值表寫出輸出的邏輯表達式并進行化簡，并根據所選用的門電路類型進行適當變形。 （4）根據輸出端的邏輯表達式選用邏輯門，畫出邏輯電路圖。 綜上所述，用小規模器件實現組合邏輯電路設計過程的基本步驟如框圖表示。 例8-12設計一個監測信號(xnho)燈工作狀態的邏輯電路。電路正常工作時，紅、黃、綠三盞燈中只能是紅、綠單獨亮或黃、綠同時亮。而當出現其他五種點亮狀態時，表明發生了故障，要求監測電路發出故障信號(xnho)，以提醒維護人員前去維修。用“與非”門實現電路。 解：（1）以紅、黃、綠三盞燈的狀態為輸入變量，分別

51、用R、Y、G表示，規定燈亮為“1”，不亮為“0”。取上一頁返回下一頁共一百三十二頁8.3組合邏輯電路的分析(fnx)與設計 故障信號為輸出變量，用L表示(biosh)，正常工作時L為“0”，發生故障時L為“1”。根據題意列出真值表如表8-11所示。 （2）由真值表寫出各輸出的邏輯表達式： （3）根據要求，將上式化簡并轉換為與非表達式： （4）畫出邏輯圖，如圖8-30所示。 例8-13三臺設備分別為A、B、C，有1號、2號兩個電源，設計一個設備電源控制電路。若只有一臺設備投入運行，則由Y0輸出信號啟動1號電源供電；若有兩臺設備投入運行則由Y1輸出信號啟動2號電源供電；若三臺設備同時投入工作則由Y

52、0、Y1同時輸出信號啟動1號、2號電源供電。試按照上述要求設計該電源自動切換控制電路。 解：以A、B、C三臺設備的狀態為輸入變量，規定投入運行上一頁返回下一頁共一百三十二頁8.3組合邏輯電路(lu j din l)的分析與設計 為“1”，否則(fuz)為“0”。取輸出信號Y0、Y1為輸出變量，啟動電源工作時為“1”，否則(fuz)為“0”。根據題意列出真值表如表所示。 （1）列真值表：如表8-12所示 （2）由真值表寫出各輸出的邏輯表達式： （3）化簡與變換輸出邏輯表達式： （4）畫出邏輯圖，如圖8-31 所示。 以上兩個例子說明了如何根據要求來設計出邏輯圖，掌握這種方法后，面對各種實用的中規

53、模電路不僅知其然，而且知其所以然。上一頁返回共一百三十二頁8.4常用(chn yn)組合邏輯器件 組合邏輯電路的種類很多，常用的有編碼器、譯碼器、加法器等。目前，這些組合邏輯電路已被制成各種中小規模的單片集成器件，它們體積小、適用性強、兼容性好、功耗低、可靠性高，其應用日益廣泛(gungfn)。下面介紹幾種常用的組合邏輯器件。 8.4.1編碼器 能實現編碼的數字電路稱為編碼器。例如計算機的鍵盤就是由編碼器組成的，當我們按鍵時，編碼器便自動將該鍵的信號編成一個二進制代碼送到計算機中，以便計算機對信號進行傳送、運算處理和存儲。 編碼器是一個多輸入、多輸出的組合邏輯電路，其每一個輸入端線代表一種信息

54、（如數、字符等），而全部輸出線表示與該信息相對應的二進制代碼。 按照輸出代碼種類的不同，編碼器可分為二進制編碼器和二十進制編碼器。返回下一頁共一百三十二頁8.4常用(chn yn)組合邏輯器件 二進制編碼器 將輸入信號編成二進制代碼的電路稱為二進制編碼器。由于位二進制代碼可以表示個信息，所以輸出位代碼的二進制編碼器最多可以有個輸入信號。 二進制編碼器有普通(ptng)編碼器和優先編碼器兩種類型。圖8-32所示的是三位二進制編碼器示意圖，I0，I1，I7是信號輸入端，分別對應0，1，7八個數碼，Y0，Y1，Y2為編碼輸出端。普 通編碼器不可同時輸入兩個或兩個以上的輸入信號，否則，電路的邏輯功能將

55、會混亂。優先編碼器允許輸入兩個或兩個以上的輸入信號，它只對優先級別最高的輸入信號編碼，故邏輯功能不會混亂。 常用的有8線-3線優先編碼器，該編碼器有8個信號輸入端和3個輸出端，任意一個輸入端作用輸入信號后，3個輸出端以三位二進制數碼與之對應。上一頁返回下一頁共一百三十二頁8.4常用組合(zh)邏輯器件 實際的8線-3線優先編碼器CT74LS148的引腳如圖8-33所示。圖中為輸入信號端，輸入信號低電平有效；為編碼輸出端，采用反碼輸出。所謂反碼是指它的數值原定輸出為1時，現在輸出為0。如原定為101，那么它的反碼是010。該編碼器還設有控制端,也稱選通端、禁止端或使能端，當=0時，允許編碼；=1

56、時，禁止編碼，此時輸入不論為何種狀態，輸出和 、均為1。為選通輸出端，在兩片集成電路串接應用時，高位片的與低位片相連，以便擴展優先編碼功能。為優先擴展輸出端，應用它可以使所編數碼輸出位得到擴展。優先編碼CT74LS148的真值表如表8-13所示，表中“”表示任意態。 由真值表可知：編碼器輸入中，優先級最高，優先級最低，因此，當=0時，不管其他編碼輸入為何值，只對“7”編碼，即=000。當=1，=0時，不管其他編碼輸入端為何值，只對“6”編碼，即=001。 根據以上分析可看出，在優先編碼器中，允許幾個(j )信號同時加到上一頁返回下一頁共一百三十二頁8.4常用組合(zh)邏輯器件 輸入端，而電路

57、只對優先級別最高的信號進行編碼，能保證編碼的唯一性。 二-十進制編碼器 將十進制數的十個數字09編成二進制代碼的電路，叫做二-十進制編碼器。8421BCD 碼編碼器的編碼表如表8-14所示。 由編碼表可寫出輸出端Y3、Y2、Y1、Y0表達式為： Y3= I8+ I9=Y2= I4+ I5+ I6+ I7=Y1= I2+ I3+ I6+ I7=Y0= I1+ I3+ I5+ I7+ I9=根據以上邏輯表達式，可畫出由與非門組成(z chn)的8421BCD碼編碼器的邏輯圖，如圖8-34所示。 二-十進制編碼器由于有10個輸入端，4個輸出端，所以又稱10線-4線編碼器。同二進制編碼器一樣，二-十進

58、制編碼器也有普通編碼器和優先編碼器兩種類型，常見二-十進制優先編碼器型號有中規模集成組件CT74LS147等，其管腳與使用可通過有關手冊查出。上一頁返回下一頁共一百三十二頁8.4常用組合邏輯(lu j)器件 8.4.2譯碼器 譯碼是編碼的逆過程。，它能將輸入的二進制代碼的含義“翻譯”成對應的輸出信號，用來驅動顯示電路或控制其它部件(bjin)工作，實現代碼所規定的操作。能實現譯碼功能的數字電路稱為譯碼器。常用的譯碼器有二進制譯碼器、二-十進制譯碼器和顯示譯碼器等。 二進制譯碼器 將二進制代碼“翻譯”成對應的輸出信號的電路稱為二進制譯碼器，其示意圖如圖8-35所示。它的輸入是一組二進制代碼，輸出

59、是一組高低電平值。若輸入是n位二進制代碼，譯碼器必然有2n個輸出端。所以二位二進制譯碼器有2個輸入端，4個輸出端，故又稱2線4線譯碼器。三位二進制譯碼器有3個輸入端，8個輸出端，又稱3線8線譯碼器。本書只介紹2線4線譯碼器。 2線4線譯碼器的典型產品有CT74LS139等。圖8-36(a)是2線4上一頁返回下一頁共一百三十二頁8.4常用組合(zh)邏輯器件 線譯碼器74LS139的邏輯電路圖, 圖(b)是其引腳排列圖。A0、A1為二進制代碼輸入端，為譯碼輸出端，為選通端，用以控制譯碼器工作，S上的“非”號表示(biosh)低電平有效。 由圖8-36 (a)可見，當選通端=1，則接選通端的反相器

60、輸出為0時，四個與非門被封鎖，不論A0、A1為何值，均輸出高電平，譯碼器不工作。當 =0，則接選通端的反相器輸出為1時，四個與非門打開，譯碼器工作，對應A0、A1的不同取值組合，只有一個輸出為低電平，其余輸出均為高電平。例如，若輸入代碼A1A0=11，只有對應的輸出端=0，而其余輸出端均輸出高電平（無效）。 由圖8-36（a）可寫出譯碼器的輸出表達式為： = = = = 2線4線譯碼器CT74LS139真值表如表8-15所示。 二-十進制譯碼器上一頁返回下一頁共一百三十二頁8.4常用組合(zh)邏輯器件 將二進制代碼譯成09十個十進制數信號的電路，叫做二-十進制譯碼器。二-十進制譯碼器中有四位