1、第一次做軟件一般都是從“hello world”開始的。第一次做硬件一般都是從LED開始的。先做個跑馬燈，熟悉一下板子和xilinx芯片以及ISE軟件的使用方法。 真是悲劇寫個跑馬燈，我都感覺verilog HDL編程生疏了，出現了不少問題，在此記下，希望以后不要再范了。不過，就拿如何寫testbench來說，我是會了忘忘了學學了又不會了。這次又復習了一遍。真的希望以后可以將自己的知識和技能的基礎打牢固。不要再有那么多瑣碎和煩心的事情。第一個程序的錯誤：1、 posedge clk and negedge rst_n應該寫為posedge clk or negedge rst_n2、posed

2、ge clk or nedge rst_n應該寫為posedge clk or negedge rst_n3、module LED8( input clk_100M; input rst_n; output 0:7 LED );應該定義為：module LED8( input clk_100M, input rst_n, output 0:7 LED );將端口定義包括類型定義一起放在module后的括號內的時候，之間用逗號隔開。4、數組假設abc0:7,單個元素寫成abc0而不是abc(0)。5、100MHz分頻成1Hz。計數為1042*1024*100(27h640_0000)。6、兩種方

3、式定義信號端口第一種：module LED8(clk_100M,rst_n,LED); input clk_100M; input rst_n; output 0:7 LED; reg 0:7 LED; reg 0:7 choose; /Choose the LED to highlight reg 0:26 count;沒錯誤。第二種：module LED8( input clk_100M, input rst_n, output 0:7 LED ); reg 0:7 LED; reg 0:7 choose; /Choose the LED to highlight reg 0:26 cou

4、nt;提示錯誤：ISE軟件是：ERROR:HDLCompilers:27 - LED8.v line 34 Illegal redeclaration of LEDQuartus軟件是：Error (10759): Verilog HDL error at LED8.v(34): object LED declared in a list of port declarations cannot be redeclared within the module body。都是說重復定義LED信號。所以，采用第二種的時候，不能再將輸出端口定義為reg型。另外，代碼中使用assign對LED賦值會提示

5、如下錯誤：ERROR:HDLCompilers:247 - LED8.v line 60 Reference to vector wire led is not a legal reg or variable lvalueERROR:HDLCompilers:106 - LED8.v line 60 Illegal left hand side of nonblocking assignment解決辦法：必須添加中間變量如 reg 0:7 abc;使用assign LED = abc;對LED賦值。小結：第一種定義方法，輸出變量若使用assign進行賦值就不能定義為reg型，且需要使用中間變量；若在always中進行賦值就需要定義為reg型；第二種方法，默認的是wire型，故不能在always中賦值，必須由中間變量用assign賦值。7、本來寫了個testbench，才發現要想實現LED變化一次，count要計數