1、 PAGE39 / NUMPAGES43 圖書分類號：密 級：摘要函數信號發生器是各種測試和實驗過程中不可缺少的工具，在通信、測量、雷達、控制、教學等領域應用十分廣泛。隨著我國經濟和科技的發展，對相應的測試儀器和測試手段也提出了更高的要求，信號發生器己成為測試儀器中至關重要的一類。本文在探討函數信號發生器幾種實現方式的基礎上，采用直接數字頻率合成（DDS）技術實現函數信號發生器。在對直接數字頻率合成（DDS）技術充分了解后，本文選擇以Altera公司生產的FPGA芯片為核心，以硬件描述語言Verilog HDL為開發語言，設計實現了可以產生任意波形（以正弦波為例）和固定波形的（以方波和鋸齒波為

2、例）的函數信號發生器。文中詳細闡述了直接數字頻率合成（DDS）、波形產生以與調幅模塊的設計，并給出了相應的仿真結果。本文最后給出了整個系統的仿真結果，即正弦波、方波、鋸齒波的波形輸出。實驗表明，用現場可編程門陣列（FPGA）設計實現的采用直接數字頻率合成（DDS）技術的函數信號發生器，克服了傳統方法的局限，實現了信號發生器多波形輸出以與方便調頻、調幅的功能。關鍵詞 函數信號發生器；直接數字頻率合成；現場可編程門陣列；Verilog HDLAbstractFunction Generator is an indispensable tool in a process of various tes

3、ts and experiments. It is widely used in communication, measurement, radar, control, teaching and other fields. With thedevelopment of Chinas economic and technological, the corresponding test equipment and test methods arealso put forward higher requirements, and the signal generator has become a v

4、ital test instrument.The article examines the several implementations of the function generator. And ithas achieved the function generator which is completed by direct digital frequency synthesis (DDS) technology . Through understanding the direct digital frequency synthesis (DDS) technology, this p

5、aper chose to the Altera Corporations FPGA chips as the core of design. The function generator which can produce sine, square wave, sawtooth wave was designed. It also used hardware description language Verilog HDL as development language. The paper described the design of the main module, such as d

6、irect digital synthesizer (DDS), waveform generation and modulation module. And the corresponding simulation results were also presented.At last, the simulation results of the whole system were presented, thatis, sine, square, sawtooth waveform has been carried out.Experiments show that the function

7、 generator basedon FPGA and direct digital frequencysynthesis (DDS)technology has overcame the limitations of traditional methods and achieveda signal generator which can generate multiple waveforms and has facilitate FM, AM function.Keywords Function Genenrator Direct Digital Freguency Synthesizer

8、FPGA Verilog HDL目 錄 TOC o 1-3 h z u HYPERLINK l _Toc2629064201緒論 PAGEREF _Toc262906420 h 1HYPERLINK l _Toc2629064211.1背景與意義 PAGEREF _Toc262906421 h 1HYPERLINK l _Toc2629064221.2波形發生器研究現狀 PAGEREF _Toc262906422 h 1HYPERLINK l _Toc2629064231.2.1波形發生器的發展狀況 PAGEREF _Toc262906423 h 1HYPERLINK l _Toc262906

9、4241.2.2國外波形發生器產品介紹 PAGEREF _Toc262906424 h 2HYPERLINK l _Toc2629064251.3本設計的主要工作 PAGEREF _Toc262906425 h 2HYPERLINK l _Toc2629064262系統基本原理 PAGEREF _Toc262906426 h 4HYPERLINK l _Toc2629064272.1函數信號發生器的幾種實現方式 PAGEREF _Toc262906427 h 4HYPERLINK l _Toc2629064282.1.1程序控制輸出方式 PAGEREF _Toc262906428 h 4HYP

10、ERLINK l _Toc2629064292.1.2 DMA輸出方式 PAGEREF _Toc262906429 h 4HYPERLINK l _Toc2629064302.1.3可變時鐘計數器尋址方式 PAGEREF _Toc262906430 h 4HYPERLINK l _Toc2629064312.1.4直接數字頻率合成方式 PAGEREF _Toc262906431 h 4HYPERLINK l _Toc2629064322.2頻率合成器簡介 PAGEREF _Toc262906432 h 5HYPERLINK l _Toc2629064332.2.1頻率合成技術概述 PAGERE

11、F _Toc262906433 h 5HYPERLINK l _Toc2629064342.2.2頻率合成器主要指標 PAGEREF _Toc262906434 h 6HYPERLINK l _Toc2629064352.3 DDS原理 PAGEREF _Toc262906435 h 6HYPERLINK l _Toc2629064362.3.1相位累加器 PAGEREF _Toc262906436 h 7HYPERLINK l _Toc2629064372.3.2波形ROM PAGEREF _Toc262906437 h 8HYPERLINK l _Toc2629064382.3.3 DDS

12、頻率合成器優缺點 PAGEREF _Toc262906438 h 8HYPERLINK l _Toc2629064392.4現場可編程門陣列(FPGA) PAGEREF _Toc262906439 h 9HYPERLINK l _Toc2629064402.4.1 FPGA簡介 PAGEREF _Toc262906440 h 9HYPERLINK l _Toc2629064412.4.2 FPGA特點 PAGEREF _Toc262906441 h 9HYPERLINK l _Toc2629064422.4.3 FPGA工作狀態 PAGEREF _Toc262906442 h 10HYPERL

13、INK l _Toc2629064432.4.4 FPGA的編程技術 PAGEREF _Toc262906443 h 10HYPERLINK l _Toc2629064442.4.5 FPGA器件配置方式 PAGEREF _Toc262906444 h 11HYPERLINK l _Toc2629064452.4.6使用FPGA器件進行開發的優點 PAGEREF _Toc262906445 h 11HYPERLINK l _Toc2629064462.5 VerilogHDL語言簡介 PAGEREF _Toc262906446 h 11HYPERLINK l _Toc2629064473系統軟

14、件設計 PAGEREF _Toc262906447 h 13HYPERLINK l _Toc2629064483.1編程軟件的介紹 PAGEREF _Toc262906448 h 13HYPERLINK l _Toc2629064493.1.1 QuartusII簡介 PAGEREF _Toc262906449 h 13HYPERLINK l _Toc2629064503.1.2 Quartus II設計流程 PAGEREF _Toc262906450 h 13HYPERLINK l _Toc2629064513.2 Quartus II系統工程設計 PAGEREF _Toc262906451

15、 h 14HYPERLINK l _Toc2629064523.2.1創建工程 PAGEREF _Toc262906452 h 14HYPERLINK l _Toc2629064533.2.2新建Verilog源文件 PAGEREF _Toc262906453 h 15HYPERLINK l _Toc2629064543.2.3工程編譯 PAGEREF _Toc262906454 h 15HYPERLINK l _Toc2629064553.2.4生成模塊電路 PAGEREF _Toc262906455 h 15HYPERLINK l _Toc2629064563.2.5新建Block Dia

16、gram/Schematic File并添加模塊電路 PAGEREF _Toc262906456 h 16HYPERLINK l _Toc2629064573.2.6設計Vector Waveform File PAGEREF _Toc262906457 h 16HYPERLINK l _Toc2629064583.3函數信號發生器的系統設計 PAGEREF _Toc262906458 h 17HYPERLINK l _Toc2629064593.3.1系統總體設計 PAGEREF _Toc262906459 h 18HYPERLINK l _Toc2629064603.3.2 FPGA系統設

17、計流程 PAGEREF _Toc262906460 h 18HYPERLINK l _Toc2629064613.3.3 FPGA系統模塊設計 PAGEREF _Toc262906461 h 19HYPERLINK l _Toc2629064624系統模塊設計與仿真 PAGEREF _Toc262906462 h 21HYPERLINK l _Toc2629064634.1頻率寄存器模塊設計 PAGEREF _Toc262906463 h 21HYPERLINK l _Toc2629064644.2 DDS模塊設計 PAGEREF _Toc262906464 h 22HYPERLINK l _

18、Toc2629064654.2.1 32位加法器 PAGEREF _Toc262906465 h 22HYPERLINK l _Toc2629064664.2.2相位寄存器 PAGEREF _Toc262906466 h 23HYPERLINK l _Toc2629064674.3波形產生模塊設計 PAGEREF _Toc262906467 h 24HYPERLINK l _Toc2629064684.3.1正弦波形ROM PAGEREF _Toc262906468 h 24HYPERLINK l _Toc2629064694.3.2方波模塊 PAGEREF _Toc262906469 h 2

19、6HYPERLINK l _Toc2629064704.3.3鋸齒波模塊 PAGEREF _Toc262906470 h 27HYPERLINK l _Toc2629064714.4調幅模塊設計 PAGEREF _Toc262906471 h 28HYPERLINK l _Toc2629064725系統調試 PAGEREF _Toc262906472 h 30HYPERLINK l _Toc2629064735.1調試 PAGEREF _Toc262906473 h 30HYPERLINK l _Toc2629064745.2仿真結果 PAGEREF _Toc262906474 h 30HYP

20、ERLINK l _Toc262906475結論 PAGEREF _Toc262906475 h 32HYPERLINK l _Toc262906476致 PAGEREF _Toc262906476 h 33HYPERLINK l _Toc262906477參考文獻 PAGEREF _Toc262906477 h 34HYPERLINK l _Toc262906478附錄 PAGEREF _Toc262906478 h 35HYPERLINK l _Toc262906479附錄1系統整體設計圖 PAGEREF _Toc262906479 h 35HYPERLINK l _Toc26290648

21、0附錄2各模塊源程序 PAGEREF _Toc262906480 h 351緒論1.1背景與意義函數信號發生器是各種測試和實驗過程中不可缺少的工具，在通信、測量、雷達、控制、教學等領域應用十分廣泛。不論是在生產、科研還是教學上，信號發生器都是電子工程師信號仿真實驗的最佳工具。而且，信號發生器的設計方法多，設計技術也越來越先進。隨著我國經濟和科技的發展，對相應的測試儀器和測試手段也提出了更高的要求，信號發生器己成為測試儀器中至關重要的一類，因此開發信號發生器具有重大意義。傳統的信號發生器大多采用專用芯片或單片機或模擬電路，成本高或控制方式不靈活或波形種類較少等不能滿足要求。本課題的目的是研究函數

22、信號發生器的設計方法，克服傳統方法的缺點，用更好的方法設計出比較復雜的調頻、調幅功能的函數信號發生器。1.2波形發生器研究現狀1.2.1波形發生器的發展狀況波形發生器是能夠產生大量的標準信號和用戶定義信號，并保證高精度、高穩定性、可重復性和易操作性的電子儀器。函數波形發生器具有連續的相位變換和頻率穩定性等優點，不僅可以模擬各種復雜信號，還可對頻率、幅值、相移、波形進行動態與時的控制，并能夠與其它儀器進行通訊，組成自動測試系統，因此被廣泛用于自動控制系統、振動激勵、通訊和儀器儀表領域。在70年代前，信號發生器主要有兩類：正弦波和脈沖波，而函數發生器介于兩類之間，能夠提供正弦波、余弦波、方波、三角

23、波、上弦波等幾種常用標準波形，產生其它波形時，需要采用較復雜的電路和機電結合的方法。這個時期的波形發生器多采用模擬電子技術，而且模擬器件構成的電路存在著尺寸大、價格貴、功耗大等缺點，并且要產生較為復雜的信號波形，則電路結構非常復雜。這種情況，主要表現為兩個突出問題，一是通過電位器的調節來實現輸出頻率的調節，因此很難將頻率調到某一固定值；二是脈沖的占空比不可調節。在70年代后，微處理器的出現，可以利用處理器、A/D和D/A，硬件和軟件使波形發生器的功能擴大，產生更加復雜的波形。這時期的波形發生器多以軟件為主，實質是采用微處理器對DAC的程序控制，就可以得到各種簡單的波形。90年代末，出現幾種真正

24、高性能、高價格的函數發生器，但是HP公司推出了型號為HP77OS的信號模擬裝置系統，它由HP877OA任意波形數字化和HP1776A波形發生軟件組成。HP877OA實際上也只能產生8種波形，而且價格昂貴。不久以后，Analogic公司推出了型號為Data-2020的多波形合成器，Lecroy公司生產的型號為9100的任意波形發生器等。到了二十一世紀，隨著集成電路技術的高速發展，出現了多種工作頻率可過GHz的DDS芯片，同時也推動了函數波形發生器的發展。2003年，Agilent的產品33220A能夠產生17種波形，最高頻率可達20M。2005年的產品N6030A能夠產生高達500MHz的頻率，

25、采樣的頻率可達1.25GHz。由上面的產品可以看出，函數波形發生器發展很快。.近幾年來，國際上波形發生器技術發展主要體現在以下幾個方面：1.過去由于頻率很低應用的圍比較狹小，輸出波形頻率的提高，使得波形發生器能應用于越來越廣的領域。波形發生器軟件的開發正使波形數據的輸入變得更加方便和容易。波形發生器通常允許用一系列的點、直線和固定的函數段把波形數據存入存儲器。同時可以利用一種強有力的數學方程輸入方式，復雜的波形可以由幾個比較簡單的公式復合成v=f(t)形式的波形方程的數學表達式產生。從而促進了函數波形發生器向任意波形發生器的發展，各種計算機語言的飛速發展也對任意波形發生器軟件技術起到了推動作用

26、。目前可以利用可視化編程語言(如 Visual Basic，VisualC等等)編寫任意波形發生器的軟面板，這樣允許從計算機顯示屏上輸入任意波形，來實現波形的輸入。2.與VXI資源結合。目前，波形發生器由獨立的臺式儀器和適用于個人計算機的插卡以與新近開發的VXI模塊。由于VXI總線的逐漸成熟和對測量儀器的高要求，在很多領域需要使用VXI系統測量產生復雜的波形，VXI的系統資源提供了明顯的優越性，但由于開發VXI模塊的周期長，而且需要專門的VXI機箱的配套使用，使得波形發生器VXI模塊僅限于航空、軍事與國防等大型領域。在民用方面，VXI模塊遠遠不如臺式儀器更為方便。3.隨著信息技術蓬勃發展，臺式

27、儀器在走了一段下坡路之后，又重新繁榮起來。不過現在新的臺式儀器的形態，和幾年前的己有很大的不同。這些新一代臺式儀器具有多種特性，可以執行多種功能。而且外形尺寸與價格，都比過去的類似產品減少了一半。1.2.2國外波形發生器產品介紹早在1978年，由美國Wavetek公司和日本東亞電波工業公司公布了最高取樣頻率為5MHz，可以形成256點(存儲長度)波形數據，垂直分辨率為8bit，主要用于振動、醫療、材料等領域的第一代高性能信號源。經過將近30年的發展，伴隨著電子元器件、電路、與生產設備的高速化、高集成化，波形發生器的性能有了飛速的提高，其變得操作越來越簡單，而輸出波形的能力越來越強。波形操作方法

28、的好壞，是由波形發生器控制軟件質量保證的，編輯功能增加的越多，波形形成的操作性越好。1.3本設計的主要工作本文在廣泛收集相關資料的基礎上，對直接數字頻率合成技術進行了深入研究，采用可編程邏輯器件完成了本次設計。主要工作如下：1.基于FPGA的DDS模塊設計采用Altera公司的的EP2C35F672C8芯片作為產生波形數據的主芯片，通過硬件編程語言實現DDS模塊電路，這部分工作需要熟悉DDS原理，FPGA的開發流程，Verilog語言編程以與Quartus開發環境。2.信號波形調幅模塊設計利用硬件編程語言設計乘法器，實現波形的幅度調制功能。3.正弦信號數據ROM設計ROM的初始化文件設計，利用

29、MegaWizard Plug-In Manager定制正弦信號數據ROM。2系統基本原理2.1函數信號發生器的幾種實現方式任意波形發生器的實現方案主要有程序控制輸出、DMA輸出、可變時鐘計數器尋址和直接數字頻率合成等多種方式。2.1.1程序控制輸出方式計算機根據波形的函數表達式，計算出一系列波形數據瞬時值，并定時地逐個傳送給D/A轉換器，合成出所需要的波形。這種方式具有電路簡單、實現方便等特點。但數據輸出定時不準確，會影響信號的頻率和相位。波形數據輸出依靠指令的執行來完成，當需要同時輸出多個信號時，相鄰信號通道的輸出存在時間差，受計算機運行速度的限制，輸出信號的頻率較低。2.1.2 DMA輸

30、出方式DMA(direct memory aecess)方式輸出不依賴于程序的執行，由DMA控制器申請總線控制權，通過地址總線給出存儲器的地址信號，同時選通存儲器和D/A轉換器，在兩者之間建立直接的數據通道，使存儲器相應單元中的波形數據傳送給D/A轉換器轉換后輸出信號。DMA方式輸出信號，可以大大提高信號的數據輸出速率。但也存在一些問題，如波形輸出期間，微處理器因為失去了總線控制權，無法進行其他操作。在一個DMA操作中，只能在一個D/A轉換器和存儲器之間傳送數據，無法實現多通道的信號輸出。2.1.3可變時鐘計數器尋址方式采用可變時鐘計數器尋址波形存儲器表，該方法是一種傳統型任意波形發生器。原理

31、框圖如圖2-1所示。圖2-1可變時鐘計數器尋址的任意波形發生器圖中的計數器實際上是一個地址發生器，計數器的觸發時鐘脈沖由一個頻率可以控制的頻率發生器產生，通過改變頻率發生器的頻率設置值，實現調整計數器產生的地址變化速率，從而改變輸出的任意波形的頻率。計數器產生的地址碼提供讀出存儲器中波形數據所需要的地址信號，波形數據依次讀出后送至高速D/A轉換器，將之轉變為模擬量，經低通濾波器后輸出所需的波形。可見傳統的任意波形發生器采用可變時鐘和計數器尋址波形存儲器表，此方法的優點是產生的地址連續，輸出波形質量高。但其取樣時頻率較高，對硬件的要求也較高，而且常需多級分頻或采用高性能的鎖相環，其中分頻式的任意

32、波形發生器頻率分辨率低，鎖相式的任意波形發生器頻率切換速度慢。2.1.4直接數字頻率合成方式DDS(direct digital synthesizer)是在一組存儲器單元中按照信號波形數據點的輸出次序存儲了將要輸出波形的數據，在控制電路的協調控制下，以一定的速率，周而復始地將波形數據依次發送給D/A轉換器轉換成相應的模擬信號。由于用硬件電路取代了計算機的控制，信號輸出穩定度高。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器中的波形數據即可。更主要的是，可以將微處理器從信號輸出的負擔中解脫出來。如圖2-2為其工作流程圖。圖2-2直接數字頻率合成方式的任意波形發生器基于對函數信號發生

33、器的幾種實現方式的了解，本文選擇方便調頻、調幅的直接頻率合成DDS技術來實現函數信號發生器。2.2頻率合成器簡介2.2.1頻率合成技術概述頻率合成器是現代電子系統的重要組成部分，它作為電子系統的“心臟”，在通信、雷達、電子對抗、導航、儀器儀表等許多領域中得到廣泛的應用。頻率合成理論早在30年代就開始提出，迄今為止已有70年的發展歷史。所謂的頻率合成就是將一個高精度和高穩定度的標準參考頻率，經過混頻、倍頻與分頻等對它進行加、減、乘、除的四則運算，最終產生大量的具有同樣精確度和穩定度的頻率源。頻率合成大致經歷了三個主要階段：直接頻率合成、采用鎖相技術的間接頻率合成、直接數字頻率合成。早期的頻率合成

34、方法稱為直接頻率合成。它利用混頻器、倍頻器、分頻器與帶通濾波器來完成四則運算。直接頻率合成能實現快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲與很高的輸出頻率。缺點是直接合成由于使用了大量硬件設備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價高。此外寄生輸出大，這是由于帶通濾波器無法將混頻器產生的無用頻率分量濾盡。而且頻率圍越寬，寄生分量也就越多。而這些足以抵消其所有優點。直接頻率合成技術的固有缺點在間接頻率合成技術中得到了很好的改善。間接頻率合成又稱鎖相頻率合成，采用鎖相環路(PLL)技術對頻率進行四則運算，產生所需頻率。鎖相環路(PLL)是一個能夠跟蹤輸入信號相位的閉環自動控制

35、系統。早在1932年DeBellescize提出的同步檢波理論中首次公布發表了對鎖相環路的描述。但是由于其復雜的技術原理直到1947年鎖相環路才第一次用于電視接收機水平和垂直的同步掃描。它的跟蹤性能與低噪聲性能得到人們的重視得到迅速發展。它在無線電技術的各個領域得到了很廣泛的應用。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求，主要表現在高頻率分辨率與快速轉換頻率之間的矛盾。直接數字頻率合成即DDS，它是目前最新的產生頻率源的頻率合成技術。這種技術是用數字計算機和數模變換器來產生信號完成直接數字頻率合成的辦法，其是目前最新的產生頻率源的頻率合成技術。這種技術是用數字計算機

36、和數模變換器來產生信號，完成直接數字頻率合成的辦法或者是用計算機求解一個數字遞推關系式，或者是查閱表格上所存儲的波形值。目前用的最多的是查表法。這種合成技術具有相對帶寬很寬，頻率切換時間短(ns級)，分辨率高(uHz)，相位變化連續，低相位噪聲和低漂移，數字調制功能，可編程與數字化易于集成，易于調整等一系列性能指標遠遠超過了傳統頻率合成技術所能達到的水平，為各種電子系統提供了優于模擬信號源性能的高質量的頻率源。目前它正朝著系統化，小型化、模塊化和工程化的方向發展，性能越來越好，使用越來越方便，是目前應用最廣泛的頻率合成器之一。2.2.2頻率合成器主要指標信號源的一個重要指標就是能輸出頻率準確可

37、調的所需信號。一般傳統的信號發生器采用諧振法，即用具有頻率選擇性的正反饋回路來產生正弦振蕩，獲得所需頻率信號，但難以產生大量的具有同一穩定度和準確度的不同頻率。利用頻率合成技術制成的信號發生器，通常被稱為頻率合成器。頻率合成器既要產生所需要的頻率，又要獲得純凈的信號。頻率合成器的主要指標如下：1.輸出頻率圍(fminfmax)：指的是輸出的最小頻率和最大頻率之間的變化圍。2.頻率穩定度：指的是輸出頻率在一定時間間隔和標準頻率偏差的數值，它分長期、短期和瞬時穩定度三種。3.頻率分辨率：指的是輸出頻率的最小間隔。4.頻率轉換時間：指的是輸出由一種頻率轉換成另一頻率的時間。5.頻譜純度：頻譜純度以雜

38、散分量和相位噪聲來衡量，雜散分量為諧波分量和非諧波分量兩種，主要由頻率合成過程中的非線性失真產生，相位噪聲是衡量輸出信號相位抖動大小的參數。6.調制性能：指的是頻率合成器是否具有調幅(AM)、調頻(FM)、調相(PM)等功能。2.3 DDS原理DDS是一種全數字的頻率合成方法，其基本結構主要由相位累加器、波形ROM、D/A轉換器和低通濾波器四個部分構成，如圖2-3所示。圖2-3 DDS結構原理圖2.3.1相位累加器相位累加器由一個N位的加法器和一個N位的寄存器構成，通過把上一個時鐘的累加結果反饋回加法器的輸入端而實現累加功能。從而使輸出結果每一個時鐘周期遞增K。這里N為相位累加器的字長，K稱為

39、頻率控制字。相位累加器結構如圖2-4所示。圖2-4相位累加器結構其中，相位累加器字長為N，DDS控制時鐘頻率為fc，頻率控制字為K。DDS直接從“相位”的概念出發進行頻率合成。相位累加器由加法器與累加寄存器級聯構成。每來一個時鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加寄存器的數據輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續與頻率控制字相加。這樣，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是D

40、DS輸出的信號頻率。DDS的核心就是相位累加器，利用它來產生信號遞增的相位信息，整個DDS系統在統一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。加法運算的步進越大，相應合成的相位值變化越快，輸出信號的頻率也就越高。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為，所以相位變化越快，信號的頻率越高。相位累加器利用Nbit二進制加法器的溢出特性來模擬理想正弦波的相位周期。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。假設，相位累加器字長為N，DDS控制時鐘頻率為，時鐘周期為，頻率控制字為K。系統工作時，累加器的單個時鐘周期的增量值為，相應角

41、頻率 ，所以DDS的輸出頻率為，DDS輸出頻率步進間隔為。因DDS輸出信號是對正弦波的抽樣合成的，所以應滿足Niqust定理要求，即，也就是要求，根據頻譜性能要求，一般取。當DDS相位累加器采用32位字長，時鐘頻率為50MHz時，它的輸出頻率間隔可達到。可見，DDS基于累加器相位控制方式給它帶來了微步進的優勢。2.3.2波形ROMROM表完成將累加器相位信息轉換為幅值信息的功能。再由D/A完成數字抽樣信號到連續時域信號的轉換，D/A輸出的臺階信號再經低通濾波器平滑可以得到精確的連續正弦信號波形。波形ROM示意圖如圖2-5所示。圖2-5波形ROM示意圖用相位累加器輸出的數據作為波形存儲器的相位取

42、樣地址，這樣就可以把存儲在波形存儲器的波形抽樣值(二進制編碼)經查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到D/A轉換器，D/A轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。2.3.3 DDS頻率合成器優缺點DDS頻率合成器具有以下優點：(1)頻率分辨率高，輸出頻點多，可達2N個頻點(假設DDS相位累加器的字長是N)；(2)頻率切換速度快，可達us量級；(3)頻率切換時相位連續；(4)可以輸出寬帶正交信號；(5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用；(6)可以產生任意波形；(7)全數字化實

43、現，便于集成，體積小，重量輕。但DDS也有比較明顯的缺點：(l)輸出信號的雜散比較大；(2)輸出信號的帶寬受到限制。DDS輸出雜散比較大，這是由于信號合成過程中的相位截斷誤差、D/A轉換器的截斷誤差和D/A轉換器的非線性造成的。當然隨著技術的發展，這些問題正在逐步得到解決。如通過增加波形ROM的長度以減小相位截斷誤差，通過增加波形ROM的字長和D/A轉換器的精度以減小D/A量化誤差等。在比較新的DDS芯片中普遍都采用了12bit的D/A轉換器。當然一味靠增加波形ROM的深度和字長的方法來減小雜散對性能的提高總是有限的。已有研究在對DDS輸出的頻譜做了大量的分析后，總結出了誤差的領域分布規律建立

44、了誤差模型，在分析DDS頻譜特性的基礎上又提出了一些降低雜散功率的方法。可以通過采樣的方法降低帶誤差功率，可以通過隨機抖動法提高無雜散動態圍，在D/A轉換器的低位上加擾打破DDS輸出的周期性，從而把周期性的雜散分量打散使之均勻化。2.4現場可編程門陣列(FPGA)2.4.1 FPGA簡介FPGA是英文Field Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。FPGA采用了

45、邏輯單元數組 LCA(Logic Cell Array)這樣一個新概念，部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出/輸入模塊IOB(InputBlock.、OutputBlock)和部聯機(Interconnect)三個部分，如圖2-6所示。CLB是實現各種邏輯功能的基本單元，包括組合邏輯，時序邏輯，RAM與各種運算功能。CLB以陣列形式分布在FPGA芯片中。IOB是芯片外部引腳數據與部進行數據交換的接口電路。通過編程可將I/O引腳設置成輸入、輸出和雙向等不同的功能，I/OB分布在芯片的四周。CLB之間的空隙部分是布線通道，布線通道給CLB和IOB的輸

46、入輸出提供互聯的路徑。圖2-6 FPGA部結構圖2.4.2 FPGA特點FPGA的基本特點主要有：(1)采用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的芯片；(2) FPGA可做其他全定制或半定制ASIC電路的合適樣片；(3) FPGA部有豐富的觸發器和IO引腳；(4) FPGA是ASIC電路中設計周期最短、開發費用最低、風險最小的器件之一；(5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。因此，FPGA芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。FPGA具有靜態可重復編程和動態在線系統重構的特性，使得硬件功能可以像軟件一樣通過編程來修改

47、。在FPGA實際應用中，設計的和設計的可升級是十分重要的，用單片機來配置FPGA可以很好的解決上述問題。用單片機配置FPGA器件時，關鍵在于產生合適的時序。單片機可選用常用的如MCS51系列、MCS96系列、AVR系列等均可。Cyclone-II系列FPGA主要由輸入輸出單元IOE、掩埋數組EAB、邏輯數組LAB與部聯機組成。EAB是在輸入和輸出埠加有寄存器的RAM塊，其容量可靈活變化。所以，EAB不僅可以用于存，還可以事先寫入查表值來用它構成如乘法器、糾錯邏輯等電路。當用于RAM時，EAB可配制成多種形式的字寬和容量。Altera公司FPGA器件Cyclone-II系列的組成主要包括：(l)

48、邏輯數組，由多個邏輯數組塊(Logic Array Blocks，LABs)排列而成，用于實現大部分邏輯功能；(2)在芯片四周分布著可編程的輸入輸出單元(InPut/OutPut Elements，IOEs)，提供封裝引腳與部邏輯之間的連接接口；(3)豐富的多層互連結構的可編程聯機；(4)片上的隨機存取塊狀RAM；(5)鎖相環(PLL)，用于時鐘的鎖定與同步、能夠實現時鐘的倍頻和分頻；(6)高速的硬件乘法器，有助于實現高性能的DSP功能。2.4.3 FPGA工作狀態FPGA是由存放在片RAM中的程序來設置其工作狀態的，因此，工作時需要對片的RAM進行編程。用戶可以根據不同的配置模式，采用不同的

49、編程方式。加電時，FPGA芯片將EPROM中數據讀入片編程RAM中，配置完成以后，FPGA進入工作狀態。掉電后，FPGA恢復成白片，部邏輯關系消失，因此，FPGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只需用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片FPGA，不同的編程數據，可以產生不同的的電路功能。因此，FPGA的使用靈活。2.4.4 FPGA的編程技術目前有三種基本的FPGA編程技術：SRAM、反熔絲、Flash。其中，SRAM是迄今為止應用圍最廣的架構，主要因為它速度快且具有可重編程能力，而反熔絲FPGA只具有一次

50、可編程(one Time Programmabfe，OTP)能力。基于Flash的FPGA是FPGA領域比較新的技術，也能提供可重編程功能。基于SRAM的FPGA器件經常帶來一些其他的成本，包括：啟動PROMS支持安全和應用的備用電池等等。基于Flash和反熔絲的FPGA沒有這些隱含成本，因此可保證較低的總系統成本。2.4.5 FPGA器件配置方式Aletra公司的FPGA器件配置的方式組要分為兩大類：主動方式和被動方式。主動方式由FPGA器件引導操作過程，它控制外部存儲器的數據傳輸以與初始化過程，這種方式需要一個串行存儲器件，用來存儲配置信息。基于SRAM編程方式的FPGA器件多采用主動方式

51、配置，每次重新上電后，FPGA器件可以控制專用的串行配置存儲器件對其進行配置。被動方式由外部計算機或控制器控制配置過程，CPLD器件以與為FPGA器件提供配置信息的專用配置器件通常采用這種編程方法。根據數據線的多少又可以將FPGA器件配置分為并行和串行配置兩類。將前述方式進行不同組合可得到5種配置方式：主動串行（AS）、被動串行（PS）、被動并行同步（PPS）、被動并行異步（PPA）和邊界掃描（JTAG）方式。2.4.6使用FPGA器件進行開發的優點使用FPGA器件設計數字電路，不僅可以簡化設計過程，而且可以降低整個系統的體積和成本，增加系統的可靠性。它們無需花費傳統意義下制造集成電路所需大量

52、時間和精力，避免了投資風險，成為電子器件行業中發展最快的一族。使用FPGA器件設計數字系統電路的主要優點如下：1.設計靈活。2.增大功能密集度。3.提高可靠性。4.縮短設計周期。5.工作速度快。6.增加系統的性能。7.降低成本。2.5 Verilog HDL語言簡介Verilog HDL是一種硬件描述語言，于1995年被接納為IEEE標準，標準編號為IEEE Std 1364-1995。Verilog HDL可用于從算法級、門級到開關級的多種抽象層次的數字系統建模。它使各種設計工具（包括驗證仿真、時序分析、測試分析以與綜合）能夠在多個抽象層次上以標準文本格式描述數字系統，簡單、直觀并富有效率。

53、由于Verilog HDL既是機器可讀的語言也是人類可讀的語言，因此它支持硬件設計的開發、驗證、綜合和測試；硬件數據之間的通信；硬件的設計、維護和修改。現在，Verilog HDL已經成為數字系統設計的首選語言，并成為綜合、驗證和布局布線技術的基礎。Verilog HDL包含了豐富的建原語，包括邏輯門、用戶定義的原語、開關以與線邏輯。它還具有器件管腳間的時延和時序檢查功能。從本質上講，Verilog所具有的混合抽象層次由兩種數據類型所提供，這兩種數據類型是線網（net）和變量（variable）。對于連續賦值，變量和線網的表達式能夠連續地將值驅動到線網，它提供了基本的結構級建模方法。對于過程賦

54、值，變量和網絡值的計算結果可以存儲于變量當中，它提供了基本的行為級建模方法。一個用Verilog HDL描述的設計包含一組模塊，每一個模塊都包含一個I/O接口和一個功能描述。模塊的功能描述可以是結構級的、行為級的、也可以是結構級和行為級的混合。這些模塊組成一個層次化結構并使用線網進行互連。一個完整的VerilogHDL設計模塊包括端口定義、I/O聲明、信號類型聲明和功能描述四部分。Verilog語言可以通過使用編程語言（Programming Language Interface,PLI）和Verilog程序接口（Verilog Procedural Interface,VPI）進行擴展。PL

55、I/VPI是一些例程的集合，它使得外部函數能夠訪問包含在Verilog HDL描述部的信息，推動了與仿真之間的動態交互。PLI/VPI的應用包括將Verilog HDL仿真器與其它仿真和CAD系統、用戶定制的調試任務、時延計算以與標注器相連接。用Verilog HDL語言開發FPGA的完整流程為：1.文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環境。通常Verilog文件保存為.v文件。2.功能仿真：將文件調入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真）。3.邏輯綜合：將源文件調入邏輯綜合軟件進行綜

56、合，即把語言綜合成最簡的布爾表達式和信號的連接關系。邏輯綜合軟件會生成.edf（edif）的EDA工業標準文件。4.布局布線：將.edf文件調入PLD廠家提供的軟件中進行布線，即把設計好的邏輯安放到PLD/FPGA。5.時序仿真：需要利用在布局布線中獲得的精確參數，用仿真軟件驗證電路的時序。6.編程下載：確認仿真無誤后，將文件下載到芯片。3系統軟件設計FPGA軟件電路設計主要是通過軟件編程實現FPGA部的電路的形成。本章主要是利用VerilogHDL，把數字電路系統從上層到下層（從抽象到具體）逐層描述設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。然后，利用Quartus II工具，逐

57、層進行仿真驗證，再把其中需要變為實際電路的模塊組合，經過自動綜合工具轉換到門級電路網表。接下去，再用現場可編程門陣列FPGA自動布局布線工具，把網表轉換為要實現的具體電路布線結構。3.1編程軟件的介紹3.1.1Quartus II簡介Quartus II是Altera公司推出的CPLD/FPGA開發工具，Quartus II提供了完全集成且與電路結構無關的開發包環境，具有數字邏輯設計的全部特性，包括：1.可利用原理圖、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件。2.芯片（電路）平面布局連線編輯。3.LogicLock增量設計方法，用戶可建立并優化系

58、統，然后添加對原始系統的性能影響較小或無影響的后續模塊。4.功能強大的邏輯綜合工具。5.完備的電路功能仿真與時序邏輯仿真工具。6.定時/時序分析與關鍵路徑延時分析。7.可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析。8.支持軟件源文件的添加和創建，并將它們起來生成編程文件。9.使用組合編譯方式可一次完成整體設計流程。10.自動定位編譯錯誤。11.高效的期間編程與驗證工具。12.可讀入標準的EDIF網表文件、VHDL網表文件和Verilog網表文件。13.能生成第三方EDA軟件使用的VHDL網表文件和Verilog網表文件。3.1.2Quartus II設計流程1.設計輸入：完成

59、器件的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard插件管理器、約束編輯器和布局編輯器等工具。2.綜合：包括分析和綜合器件、輔助工具和RTL查看器等工具。3.布局連線：將設計綜合后的網表文件映射到實體器件的過程，包括 Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具。4.時序分析；進行時序分析，可查看時序分析結果報告。5.仿真：Quartus II提供了功能仿真和時序仿真兩種工具。6.器件編程與配置：包括四種編程模式，即被動串行模式、JTAG模式、主動串行模式和插座編程模式。3.2 Quartus II系統工程設計Quartus II 軟件是可編程邏輯器

60、件集成開發環境。用于完成波形發生器的分析綜合、硬件優化、適配、配置文件編輯下載以與硬件系統測試等。3.2.1創建工程任何一項設計都是一項工程，都必須首先為此工程建立一個放與此工程相關的所有文件的文件夾，此文件夾將被EDA軟件默認為工作庫（Work Libray）。1.指定項目目錄、名稱和頂層實體。在圖3-1中設當文本框設置路徑、名稱和頂層實體名，名稱和頂層實體名必須一樣，且不能用中文名。設置好后單擊Next按鈕。圖3-1指定項目目錄、名稱和頂層實體2.包含設計文件，執行默認操作，單擊Next按鈕。3.指定本設計的Altera器件系列。本設計采用Cyclone-系列的EP2C35F672C8芯片