1、基于VHDL語(yǔ)言的八路數(shù)字搶答器系統(tǒng)的設(shè)計(jì)XXX指導(dǎo)教師：XXX摘要 本設(shè)計(jì)使用VHDL語(yǔ)言設(shè)計(jì)一個(gè)八路數(shù)字搶答器系統(tǒng)。VHDL是一種全方位的硬件描述語(yǔ)言，幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程都可以用VHDL來(lái)完成。本文闡述了EDA的概念和開(kāi)展、VHDL語(yǔ)言的優(yōu)點(diǎn)和語(yǔ)法結(jié)構(gòu)并分析講解了八路數(shù)字搶答器的各模塊的功能要求、根本原理以及實(shí)現(xiàn)方法。本系統(tǒng)的設(shè)計(jì)就是采用VHDL硬件描述語(yǔ)言編程，基于MAX-PLUS II平臺(tái)進(jìn)行編譯和仿真來(lái)實(shí)現(xiàn)的，其采用的模塊化、逐步細(xì)化的設(shè)計(jì)方法有利于系統(tǒng)的分工合作，并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯(cuò)誤，提高系統(tǒng)設(shè)計(jì)的效率。本設(shè)

2、計(jì)主要的功能是：1.對(duì)第一搶答信號(hào)的鑒別和鎖存功能；2. 搶答成功聲音報(bào)警；3.數(shù)碼顯示搶答成功組別；4. 答題限時(shí)功能。關(guān)鍵詞 電子設(shè)計(jì)自動(dòng)化EDA;VHDL語(yǔ)言;搶答器The Design of the 8 Digital Vies to Answering SnatchesBased on VHDLHe Liwei(Grade 07,Class 6,Major electronics and information engineering ，Electronics and information engineering Dept.，Shaanxi University of Techno

3、logy，Hanzhong 723003，Shaanxi)Tutor: Zhang Zhiwei Abstract This design is the 8 digital vies to answering snatches based on VHDL.VHDL is a kind of hardware description language, which is all-rounds, nearly covers the function of each other kind of hardware description language .Both the entire top-do

4、wn and bottom-Up circuit design process could be accomplished by VHDL. This article elaborates the concept and development of EDA, explains the advantages and grammar structure of VHDL, meanwhile, analyses the function request, the basic principle as well as the method of accomplishment of each part

5、s. This systems design programmers in the VHDL compiled and emulated basing on MAX-PLUS II platform of Altera. Using the modulation, and the gradually detailing design method is of great benefit for the systems division of labor and cooperation, besides, the usage of this method can detect errors, a

6、s early as possible, in several of sub modules and system, enhancing the efficiency of the system design. The main features of this design are: 1. accurately identification of the signal of the first answer and latching this signal; 2. snatches the answering successful and voice alarm 3. Digital dis

7、play faction 4.the time limited function.Key words: EDA; VHDL; the Answering snatches目 錄 TOC o 1-3 h z u HYPERLINK l _Toc294992470 1 引言 PAGEREF _Toc294992470 h 1 HYPERLINK l _Toc294992471 1.1 EDA技術(shù)的設(shè)計(jì)優(yōu)勢(shì) PAGEREF _Toc294992471 h 1 HYPERLINK l _Toc294992472 1.2 論文結(jié)構(gòu) PAGEREF _Toc294992472 h 1 HYPERLINK

8、l _Toc294992473 2 系統(tǒng)方案的論證和選擇 PAGEREF _Toc294992473 h 2 HYPERLINK l _Toc294992474 3 系統(tǒng)的設(shè)計(jì)平臺(tái)概述 PAGEREF _Toc294992474 h 3 HYPERLINK l _Toc294992475 3.1 傳統(tǒng)和現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法比擬 PAGEREF _Toc294992475 h 3 HYPERLINK l _Toc294992476 3.2 硬件描述語(yǔ)言(VHDL)概述 PAGEREF _Toc294992476 h 3 HYPERLINK l _Toc294992477 3.3 硬件平臺(tái)Max

9、-plus概述 PAGEREF _Toc294992477 h 4 HYPERLINK l _Toc294992478 4 數(shù)字搶答器系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn) PAGEREF _Toc294992478 h 5 HYPERLINK l _Toc294992479 4.1 搶答器系統(tǒng)設(shè)計(jì)要求 PAGEREF _Toc294992479 h 5 HYPERLINK l _Toc294992480 系統(tǒng)總體設(shè)計(jì)思想 PAGEREF _Toc294992480 h 5 HYPERLINK l _Toc294992481 子模塊的設(shè)計(jì)思想和實(shí)現(xiàn) PAGEREF _Toc294992481 h 6 HYPERLI

10、NK l _Toc294992482 4.3.1 鑒別模塊的設(shè)計(jì)與實(shí)現(xiàn) PAGEREF _Toc294992482 h 6 HYPERLINK l _Toc294992483 4.3.2 鎖存反響模塊的設(shè)計(jì)與實(shí)現(xiàn) PAGEREF _Toc294992483 h 8 HYPERLINK l _Toc294992484 4.3.3 編碼模塊的設(shè)計(jì)與實(shí)現(xiàn) PAGEREF _Toc294992484 h 9 HYPERLINK l _Toc294992485 4.3.4 聲音報(bào)警模塊的設(shè)計(jì)與實(shí)現(xiàn) PAGEREF _Toc294992485 h 10 HYPERLINK l _Toc294992486

11、4.3.5 答題倒計(jì)時(shí)模塊的設(shè)計(jì)與實(shí)現(xiàn) PAGEREF _Toc294992486 h 11 HYPERLINK l _Toc294992487 4.3.6 組別譯碼顯示模塊的設(shè)計(jì)與實(shí)現(xiàn) PAGEREF _Toc294992487 h 14 HYPERLINK l _Toc294992488 5 搶答器的系統(tǒng)實(shí)現(xiàn) PAGEREF _Toc294992488 h 16 HYPERLINK l _Toc294992489 結(jié)束語(yǔ) PAGEREF _Toc294992489 h 18 HYPERLINK l _Toc294992490 致 謝 PAGEREF _Toc294992490 h 19 H

12、YPERLINK l _Toc294992491 參考文獻(xiàn) PAGEREF _Toc294992491 h 20 HYPERLINK l _Toc294992492 附錄A PAGEREF _Toc294992492 h 21 HYPERLINK l _Toc294992493 附錄B PAGEREF _Toc294992493 h 29 HYPERLINK l _Toc294992494 附錄C PAGEREF _Toc294992494 h 311 引言如今社會(huì)智力競(jìng)賽是“快樂(lè)學(xué)習(xí)這一教育模式的典范，它采用在規(guī)定的一段時(shí)間內(nèi)搶答和必答等方式，在給人們的生活帶來(lái)樂(lè)趣的同時(shí)，也使參與者和觀眾在

13、愉悅的氣氛中學(xué)到一些科學(xué)知識(shí)和生活知識(shí)，因此很受大家的喜歡。數(shù)字搶答器在智力競(jìng)賽中起到很重要的角色，能夠準(zhǔn)確、公正、直觀地判斷出首輪搶答者，并且通過(guò)搶答器的數(shù)碼顯示和警示蜂鳴等方式指示出首輪搶答者。 EDA技術(shù)的設(shè)計(jì)優(yōu)勢(shì)傳統(tǒng)的設(shè)計(jì)方法采用自底向上的設(shè)計(jì)方法，一般先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫(huà)出真值表，用卡諾圖進(jìn)行手工邏輯簡(jiǎn)化，寫(xiě)出布爾表達(dá)式，畫(huà)出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試，由于無(wú)法進(jìn)行硬件系統(tǒng)功能仿真，如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便，所以這是一種費(fèi)時(shí)、費(fèi)力的設(shè)計(jì)方法,而現(xiàn)代電子設(shè)計(jì)技術(shù)(EDA)是自頂向下且先進(jìn)高效的

14、。VHDL是一種全方位的硬件描述語(yǔ)言，幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程都可以用VHDL來(lái)完成。本系統(tǒng)的設(shè)計(jì)就是采用VHDL硬件描述語(yǔ)言編程，基于MAX-PLUS II平臺(tái)進(jìn)行編譯和仿真來(lái)實(shí)現(xiàn)的，其采用的模塊化、逐步細(xì)化的設(shè)計(jì)方法有利于系統(tǒng)的分工合作，并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯(cuò)誤，提高系統(tǒng)設(shè)計(jì)的效率。在電子產(chǎn)品的設(shè)計(jì)理念、設(shè)計(jì)方式、系統(tǒng)硬件構(gòu)成、設(shè)計(jì)的重用性、知識(shí)產(chǎn)權(quán)、設(shè)計(jì)周期等方面,EDA技術(shù)具有一定的優(yōu)勢(shì)。所以本次設(shè)計(jì)的搶答器拋棄了傳統(tǒng)的設(shè)計(jì)方法，選擇了采用主流的EDA技術(shù)進(jìn)行設(shè)計(jì)。1.2 論文結(jié)構(gòu)第一章 引言局部，介紹了該課題的開(kāi)展前景、

15、現(xiàn)狀以及EDA技術(shù)的設(shè)計(jì)優(yōu)勢(shì)等；第二章 方案的論證與選擇；第三章 概述整個(gè)系統(tǒng)設(shè)計(jì)的軟件平臺(tái)；第四章 詳細(xì)介紹用VHDL語(yǔ)言對(duì)8路數(shù)字搶答器的各個(gè)模塊設(shè)計(jì)和實(shí)現(xiàn)；第五章 系統(tǒng)總體的仿真。2 系統(tǒng)方案的論證和選擇本課題的實(shí)現(xiàn)可以通過(guò)不同的方法來(lái)進(jìn)行，第一種使用單元集成電路實(shí)現(xiàn)，第二種使用硬件描述語(yǔ)言VHDL語(yǔ)言實(shí)現(xiàn)。第一種方法實(shí)現(xiàn)的大體的思路如下列圖所示：優(yōu)先編碼電路搶答按鈕鎖存器譯碼電路顯示電路主持人控制開(kāi)關(guān)定時(shí)電路報(bào)警電路圖2-1 數(shù)字搶答器框圖第二種方法實(shí)現(xiàn)的思路可以用下面的框圖來(lái)說(shuō)明：搶答鑒別復(fù)位控制組別鎖存聲音報(bào)警答題倒計(jì)時(shí)譯碼輸出圖2-2 基于VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字搶答器框圖以上兩種實(shí)

16、現(xiàn)方法中，第一種方法電路較復(fù)雜不便于制作，可靠性低，實(shí)現(xiàn)起來(lái)很困難；而第二種方法只需要軟件仿真出來(lái)，在一塊EDA實(shí)驗(yàn)箱上就能實(shí)現(xiàn)，制作簡(jiǎn)單，而且本錢(qián)低。綜合比擬之下，我決定采用第二種方案實(shí)現(xiàn)本課題。根據(jù)第二種方案的的框圖所示，整個(gè)系統(tǒng)分為以下幾個(gè)模塊來(lái)分別實(shí)現(xiàn)：1搶答判別模塊：它的功能是鑒別八組中是那組搶答成功并且把搶答成功的組別信號(hào)輸出給鎖存模塊。2復(fù)位控制模塊：給節(jié)目主持人設(shè)置一個(gè)控制開(kāi)關(guān)，用來(lái)控制系統(tǒng)的清零和搶答的開(kāi)始。3鎖存模塊：該電路的作用是當(dāng)?shù)谝粋€(gè)搶答者搶答后，對(duì)第一個(gè)搶答者的組別進(jìn)行鎖存并顯示在數(shù)碼管上，后面的搶答者信號(hào)全都無(wú)響應(yīng)，直到主持人按下復(fù)位鍵。4顯示報(bào)警模塊：就是把各個(gè)

17、模塊的輸入的不同信號(hào)經(jīng)過(guò)譯碼成BCD碼然后直接在數(shù)碼管上顯示，還可以加上蜂鳴器的聲音，更能給觀眾一個(gè)準(zhǔn)確、簡(jiǎn)明的數(shù)字。5在以上功能實(shí)現(xiàn)后，還可以擴(kuò)展實(shí)現(xiàn)一些其他功能，比方答題倒計(jì)時(shí)等功能。本課題采用VHDL語(yǔ)言編寫(xiě)應(yīng)用程序并調(diào)試通過(guò),在MAX+PLUS II軟件中仿真并分析仿真波形。3 系統(tǒng)的設(shè)計(jì)平臺(tái)概述此次設(shè)計(jì)是按照自頂向下的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言VHDL完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件。3.1 傳統(tǒng)和現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法比擬傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法：基于電路板的設(shè)計(jì)方法

18、采用固定功能的器件通用型器件，通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能，在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試 ?，F(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法：基于芯片采用PLD，利用EDA開(kāi)發(fā)工具，通過(guò)芯片設(shè)計(jì)來(lái)實(shí)現(xiàn)系統(tǒng)功能，在系統(tǒng)硬件設(shè)計(jì)的早期進(jìn)行仿真。此系統(tǒng)的設(shè)計(jì)就是采用的現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法EDA的設(shè)計(jì)方法。其與傳統(tǒng)的設(shè)計(jì)方法的具體優(yōu)劣比擬如下表：表3-1 傳統(tǒng)設(shè)計(jì)方法與EDA設(shè)計(jì)方法的比擬傳統(tǒng)設(shè)計(jì)方法EDA設(shè)計(jì)方法自底向下自頂向下手動(dòng)設(shè)計(jì)自動(dòng)設(shè)計(jì)軟硬件別離打破軟硬件屏障原理圖設(shè)計(jì)方式原理圖、HDL等設(shè)計(jì)方式系統(tǒng)功能確定系統(tǒng)功能易改不易仿真易仿真難測(cè)試和修改易測(cè)試和修改模塊難移植和共享模塊可移植共享設(shè)計(jì)周期長(zhǎng)設(shè)計(jì)周期短由

19、以上比照?qǐng)D可知，數(shù)字搶答器的設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法較優(yōu)。而傳統(tǒng)的電子設(shè)計(jì)的根本思路還是選擇標(biāo)準(zhǔn)集成電路自底向上Bottom-Up地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦地建造金字塔，不僅效率低、本錢(qián)高而且還容易出錯(cuò)。3.2 硬件描述語(yǔ)言(VHDL)概述硬件描述語(yǔ)言HDL-Hardware Description Language是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，早期的硬件描述語(yǔ)言，如ABEL-HDL、AHDL，是由不同的EDA廠商開(kāi)發(fā)的，互相不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上缺陷，1985年美國(guó)國(guó)防部正式推出VHDL(Very High

20、Speed IC Hardware Description Language)語(yǔ)言，1987年IEEE采納VHDL為硬件描述語(yǔ)言標(biāo)準(zhǔn)IEEE STD-1076。VHDL用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，即可以利用軟件工具將VHDL源碼自動(dòng)地轉(zhuǎn)化為文本方式表達(dá)的根本邏輯元件連接圖，即網(wǎng)表文件。與傳統(tǒng)的門(mén)級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)，而且VHDL語(yǔ)言可讀性強(qiáng)，易于發(fā)現(xiàn)和修改錯(cuò)誤。例如在智能搶答器的設(shè)計(jì)中，我們可以用簡(jiǎn)單的幾個(gè)語(yǔ)句完成對(duì)整個(gè)系統(tǒng)的結(jié)構(gòu)組成以及功能的描述及設(shè)計(jì)，同時(shí)，設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，這種模塊化、逐步細(xì)化的方法有利于系統(tǒng)的分工合作。用V

21、HDL對(duì)系統(tǒng)進(jìn)行設(shè)計(jì)，可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次對(duì)于編輯好的程序，在Altera公司提供的Max-plus II平臺(tái)上進(jìn)行編譯、仿真，然后通過(guò)時(shí)序圖可以看出了此編程是否符合預(yù)想的設(shè)計(jì)功能，如果不符合，在硬件測(cè)試前就可以及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯(cuò)誤，這樣的設(shè)計(jì)特點(diǎn)無(wú)疑將提高系統(tǒng)設(shè)計(jì)的效率。除此之外，用VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。3.3 硬件平臺(tái)Max-plus概述Max-plus是Altera公司提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供給商

22、之一。Max-plus界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。在Max-plus上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Max-plus開(kāi)發(fā)系統(tǒng)的特點(diǎn)：1、開(kāi)放的界面Max-plus支持與Cadence，Exemplar logic，Mentor Graphics，Simplicity，View logic和其它公司所提供的EDA工具接口。2、與結(jié)構(gòu)無(wú)關(guān)Max-plus系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、M

23、AX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。3、完全集成化Max-plus的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開(kāi)發(fā)周期。4、豐富的設(shè)計(jì)庫(kù)Max-plus提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能Macro-Function以及新型的參數(shù)化的兆功能Mage-Function。5、模塊化工具設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。6、硬件描述語(yǔ)言HDLMax-plus軟件支持各種HDL設(shè)計(jì)輸入選項(xiàng)，包括V

24、HDL、Verilog HDL和Altera自己的硬件描述語(yǔ)言AHDL。4 數(shù)字搶答器系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)4.1 搶答器系統(tǒng)設(shè)計(jì)要求 一般來(lái)說(shuō)，設(shè)計(jì)一臺(tái)數(shù)字搶答器，必須能夠準(zhǔn)確判斷出第一位搶答者，并且通過(guò)數(shù)顯、蜂鳴這些途徑能讓人們很容易得知誰(shuí)是搶答成功者，并設(shè)置一定的答復(fù)限制時(shí)間，讓搶答者在規(guī)定時(shí)間內(nèi)答題，主持人根據(jù)答題結(jié)果控制搶答器的清零復(fù)位，掌握比賽的進(jìn)程。所以我在設(shè)計(jì)8路數(shù)字搶答器的模塊需要滿足鑒別、搶答報(bào)警、答復(fù)倒計(jì)時(shí)、數(shù)顯等功能，具體設(shè)計(jì)要求如下：1搶答器可容納八組選手，并為每組選手設(shè)置一個(gè)按鈕供搶答者使用；為主持人設(shè)置一個(gè)控制按鈕，用來(lái)控制系統(tǒng)清零組別顯示數(shù)碼管滅燈和搶答開(kāi)始；2電路具

25、有對(duì)第一搶答信號(hào)的鎖存、鑒別和顯示等功能。在主持人將系統(tǒng)復(fù)位并發(fā)出搶答指令后，假設(shè)參賽選手按下?lián)尨鸢粹o，那么該組別的信號(hào)立即被鎖存，并在組別顯示器上顯示該組別，同時(shí)揚(yáng)聲器也給出音響提示，此時(shí)，電路具備自鎖功能，使其他搶答按鈕不起作用。3搶答器具有限時(shí)答復(fù)下列問(wèn)題的功能，當(dāng)主持人啟動(dòng)倒計(jì)時(shí)開(kāi)始鍵后，要求計(jì)時(shí)器采用倒計(jì)時(shí)，同時(shí)最后計(jì)時(shí)器倒計(jì)時(shí)到00時(shí)揚(yáng)聲器會(huì)發(fā)出聲響提示； 本設(shè)計(jì)為八路數(shù)字搶答器，所以這種搶答器要求有八路不同組別的搶答輸入信號(hào)，并能識(shí)別最先搶答的信號(hào)，直觀地通過(guò)數(shù)顯和蜂鳴等方式顯示出組別；對(duì)答復(fù)下列問(wèn)題所用的時(shí)間進(jìn)行計(jì)時(shí)、顯示、超時(shí)報(bào)警，同時(shí)該系統(tǒng)還應(yīng)有復(fù)位、倒計(jì)時(shí)啟動(dòng)功能。搶答過(guò)

26、程：主持人按下系統(tǒng)復(fù)位鍵CLR，系統(tǒng)進(jìn)入搶答狀態(tài)，計(jì)時(shí)模塊輸出初始信號(hào)給數(shù)碼顯示模塊并顯示出初始值。當(dāng)某參賽組搶先將搶答鍵按下時(shí)，系統(tǒng)將其余七路搶答信號(hào)封鎖，同時(shí)揚(yáng)聲器發(fā)出聲音提示，組別顯示模塊送出信號(hào)給數(shù)碼顯示模塊，從而顯示出該搶答成功組臺(tái)號(hào)，并一直保持到主持人將系統(tǒng)清零為止。主持人對(duì)搶答結(jié)果進(jìn)行確認(rèn)，隨后，計(jì)時(shí)模塊送出倒計(jì)時(shí)計(jì)數(shù)允許信號(hào)，開(kāi)始答復(fù)下列問(wèn)題，計(jì)時(shí)顯示器那么從初始值開(kāi)始以計(jì)時(shí)。計(jì)時(shí)至0時(shí)，停止計(jì)時(shí)，揚(yáng)聲器發(fā)出超時(shí)報(bào)警信號(hào)，以中止未答復(fù)完問(wèn)題。假設(shè)參賽者在規(guī)定時(shí)間內(nèi)答復(fù)完問(wèn)題，主持人可給出倒計(jì)時(shí)計(jì)數(shù)停止信號(hào)，以免揚(yáng)聲器鳴叫。主持人按下復(fù)位鍵，即CLR為低電平有效狀態(tài)，去除前一次的

27、搶答組別，又可開(kāi)始新的一輪的搶答。此搶答器的設(shè)計(jì)中采用自頂向下的設(shè)計(jì)思路，運(yùn)用VHDL硬件描述語(yǔ)言對(duì)各個(gè)模塊進(jìn)行層次化、系統(tǒng)化的描述，并且先設(shè)計(jì)一個(gè)頂層文件，再把各個(gè)模塊連接起來(lái)系統(tǒng)的總體框圖如下：搶答鑒別復(fù)位控制組別鎖存聲音報(bào)警答題倒計(jì)時(shí)譯碼輸出圖4-2-1系統(tǒng)的總體框圖根據(jù)對(duì)搶答器的功能要求，把要設(shè)計(jì)的系統(tǒng)劃分為六個(gè)功能模塊：搶答信號(hào)鑒別模塊、鎖存模塊、編碼模塊、計(jì)時(shí)模塊、譯碼顯示模塊和揚(yáng)聲器控制電路，具體的說(shuō)，顯示模塊又包含最先搶答的組別顯示電路、計(jì)時(shí)值顯示電路。 鑒別模塊的設(shè)計(jì)與實(shí)現(xiàn)搶答鑒別模塊用來(lái)準(zhǔn)確直觀地判斷S1、S2、S3、S4、S5、S6、S7、S8八組搶答者誰(shuí)最先按下按鈕,并

28、為顯示端送出信號(hào)，通過(guò)數(shù)顯和蜂鳴等途徑使觀眾能夠清楚地知道是哪一組搶答成功，是整個(gè)系統(tǒng)的核心局部。同時(shí)組別顯示端為下一模塊輸入信號(hào)，以方便主持人為該組搶答成功者進(jìn)行下一步的操作。搶答鑒別模塊的元件圖如下列圖所：圖4-3-1 鑒別模塊元件框圖引腳作用：輸入信號(hào)：各組的搶答按鈕S1、S2、S3、S4、S5、S6、S7、S8，系統(tǒng)清零信號(hào)CLR，反響使能端OE。輸出信號(hào)： 各組的搶答按鈕顯示端q1,q2,q3,q4,q5,q6,q7,q8。工作原理：第一個(gè)按下鍵的小組，搶答信號(hào)判定模塊QDJB通過(guò)緩沖輸出信號(hào)的反響將本參賽組搶先按下按鍵的信號(hào)鎖存，并且以異步清零的方式將其他參賽組的按鍵信號(hào)屏蔽，顯示

29、組別直到主持人對(duì)系統(tǒng)進(jìn)行清零操作時(shí)為止。當(dāng)CLR=1時(shí)系統(tǒng)復(fù)位，搶答被屏蔽；當(dāng)CLR=0時(shí)，即低電平有效，且OE為低電平時(shí)，使其進(jìn)入搶答鑒別狀態(tài)，到CLK的上升沿到來(lái)時(shí)，以S1組搶答成功為例，當(dāng)輸入信號(hào)為S1=1，S2=0，S3=0，S4=0，S5=0，S6=0，S7=0，S8=0，即為鑒別出S1組搶答成功，同時(shí)屏蔽其他組的輸入信號(hào)，以免發(fā)生錯(cuò)誤。同理其他組別搶答成功也是這樣的鑒別過(guò)程。局部源程序如下所示：IF (CLR =1) THENQ1=0; Q2=0; Q3=0; Q4=0; Q5=0; Q6=0; Q7=0; Q8=0; 當(dāng)清零端有效時(shí)，所有的輸出賦值為0ELSIF (OE=0) T

30、HENQ1=S1; Q2=S2; Q3=S3; Q4=S4; Q5=S5; Q6=S6; Q7=S7; Q8=S8; 當(dāng)清零無(wú)效，且OE為0時(shí)，將輸入賦給輸出原理框圖如下：輸出全為零選手搶答輸出搶答組別輸入等于輸出搶答成功CLR=1CLR=0OE=0圖4-3-2 搶答鑒別模塊原理圖該模塊在Max-plus II軟件中的仿真結(jié)果圖如下列圖：圖4-3-3 鑒別模塊仿真圖 鎖存反響模塊的設(shè)計(jì)與實(shí)現(xiàn)當(dāng)搶答鑒別模塊成功將各個(gè)搶答組的搶答信號(hào)輸出后后，必須由鎖存電路來(lái)將搶答信號(hào)中最先搶答的組別鎖定，禁止其他組的信號(hào)顯示出來(lái)，這個(gè)模塊是整個(gè)電路中最重要的地方，這個(gè)模塊直接影響主持人比照賽公平進(jìn)行的判斷。鎖存

31、模塊的元件圖如下列圖所示：圖4-3-4 鎖存模塊元件圖引腳作用：輸入信號(hào)：D1、D2、D3、D4、D5、D6、D7、D8是各組的搶答信號(hào)。輸出信號(hào)：Q是鎖存反響信號(hào)。工作原理：當(dāng)D1、D2、D3、D4、D5、D6、D7、D8各組的搶答信號(hào)進(jìn)入鎖存模塊時(shí)，在鎖存模塊中，對(duì)輸入的各個(gè)信號(hào)的信息進(jìn)行或的關(guān)系運(yùn)算，將計(jì)算結(jié)果輸給Q，通過(guò)Q向外輸出。最后將Q值反響給QDJB模塊，對(duì)本次的搶答進(jìn)行鎖存，并將鎖存結(jié)果輸出給下一級(jí)電路。局部源程序如下所示：If d1=1 or d2=1 or d3=1 or d4=1 or d5=1 or d6=1 or d7=1 or d8=1then q=1; 當(dāng)任何一個(gè)

32、輸入為1時(shí), 將1賦給qElse qMMMMMMMMM=1111; 當(dāng)輸入信號(hào)不是以上幾種形式的時(shí)候，將信號(hào)編碼成1111，并賦給M。END CASE;EN = TEMP(7) OR TEMP(6) OR TEMP(5) OR TEMP(4) OR TEMP(3) OR TEMP(2) OR TEMP(1) OR TEMP(0) OR CLR; 在同一時(shí)刻，將八個(gè)輸入信號(hào)與CLR信號(hào)進(jìn)行或的關(guān)系，然后將值賦予EN該模塊在Max-plus II軟件中的仿真結(jié)果圖如下列圖：圖4-3-7 編碼模塊仿真圖 聲音報(bào)警模塊的設(shè)計(jì)與實(shí)現(xiàn)當(dāng)某組的選手搶答成功之后，為了讓主持人第一時(shí)間反響到搶答的成功，系統(tǒng)需要

33、設(shè)置一個(gè)聲響報(bào)警裝置，來(lái)提示主持人對(duì)其他選手的搶答信號(hào)進(jìn)行屏蔽。該模塊在系統(tǒng)中是十分必要的，聲音響起，可以節(jié)約不少時(shí)間，為比賽的順利進(jìn)行爭(zhēng)取時(shí)間。聲音報(bào)警模塊的元件圖如下列圖所示：圖4-3-8 發(fā)聲模塊的元件圖引腳作用：輸入信號(hào)：時(shí)鐘信號(hào)CLK，復(fù)位端CLR，聲音響起的使能端EN 。輸出信號(hào)：聲音響起的輸出端SOUND。工作原理:當(dāng)時(shí)鐘脈沖的上升沿到來(lái)，并且高電平有效時(shí)，EN端為高電平，CLR端的信號(hào)是低電平時(shí)，SOUND端輸出高電平，即聲音響起；當(dāng)CLR為高電平時(shí)屏蔽一切EN端的信號(hào)，SOUND端輸出低電平，聲音不響起。原理框圖如下列圖：使能端信號(hào)SOUND=0聲音不響起SOUND=1聲音響

34、起CLR=1CLR=0EN=1圖4-3-9 發(fā)聲模塊的原理框圖局部源程序如下所示：IF (CLKEVENT AND CLK=1) THEN IF (CLR=0 AND EN=1) THEN 當(dāng)清零有效且使能端EN為高電平時(shí) SOUND=1; 聲音響起 ELSE SOUND=0; 聲音不響起 END IF;END IF;該模塊在Max-plus II軟件中的仿真結(jié)果圖如下列圖：圖4-3-10 聲音報(bào)警模塊仿真圖 答題倒計(jì)時(shí)模塊的設(shè)計(jì)與實(shí)現(xiàn)當(dāng)某組搶答成功后，需要由搶答成功的組的組員來(lái)答復(fù)下列問(wèn)題，而這期間必須有時(shí)間限制，讓比賽盡快地順利的進(jìn)行，而答復(fù)下列問(wèn)題的開(kāi)始和結(jié)束都必須由主持人來(lái)掌握，該模塊

35、的元件圖如下列圖所示：圖 4-3-11 倒計(jì)時(shí)器模塊元件圖引腳作用：輸入信號(hào)：時(shí)鐘信號(hào)CLK，復(fù)位端CLR，倒計(jì)時(shí)使能端EN 。輸出信號(hào)：倒計(jì)時(shí)高位顯示端H3.0，倒計(jì)時(shí)低位顯示端L3.0,倒計(jì)時(shí)結(jié)束聲音報(bào)警端SOUND1。工作原理：如果一組搶答成功，主持人給出判斷并給出使能信號(hào)使倒計(jì)時(shí)開(kāi)始計(jì)時(shí)如果計(jì)時(shí)到30秒的時(shí)候聲音就會(huì)響起給主持人提供信息說(shuō)明搶答隊(duì)員已經(jīng)超過(guò)了規(guī)定的時(shí)間，主持人會(huì)根據(jù)自己的主觀意愿宣部此次搶答有效或無(wú)效。總的來(lái)說(shuō)倒計(jì)時(shí)起到提醒參賽者時(shí)間的結(jié)束，并起到給主持人提示的作用。倒計(jì)時(shí)的設(shè)計(jì)思想:倒計(jì)時(shí)需要用兩個(gè)數(shù)碼管顯示，其中一個(gè)數(shù)碼管顯示十位H另一個(gè)顯示個(gè)位L，它們都用二進(jìn)制表

36、示，當(dāng)參賽者搶答成功時(shí)，主持人給出是否有效，如果有效就把使能信號(hào)EN賦低電平，倒計(jì)時(shí)開(kāi)始工作，當(dāng)時(shí)鐘脈沖CLK有效的時(shí)候倒計(jì)時(shí)就開(kāi)始計(jì)時(shí)，當(dāng)個(gè)位變成零的時(shí)候程序就會(huì)使十位減1并且個(gè)位變成9，如果個(gè)位沒(méi)有變成零的時(shí)候個(gè)位在時(shí)鐘脈沖上升沿的時(shí)候自動(dòng)減1，十位保持不變。當(dāng)?shù)褂?jì)時(shí)結(jié)束時(shí)，會(huì)有聲音響起，提醒答復(fù)者和主持人答復(fù)超時(shí)，主持人對(duì)倒計(jì)時(shí)進(jìn)行復(fù)位，答復(fù)結(jié)束。原理框圖如下列圖：選手搶答CLR=1OE=0開(kāi)始倒計(jì)時(shí)倒計(jì)時(shí)到00聲音響起OE賦給1倒計(jì)時(shí)置數(shù)30關(guān)閉聲音CLR=0倒計(jì)時(shí)不啟動(dòng)圖4-3-12 倒計(jì)時(shí)模塊原理框圖局部源程序如下所示：IF CLR=0 THEN 當(dāng)清零有效的時(shí)候HH: =0011

37、; 清零時(shí)賦初始LL: =0000;ELSEIF CLKEVENT AND CLK=1THEN IF EN=0THEN 使能有效的時(shí)候IF LL=0 AND HH=0 THEN 當(dāng)?shù)褂?jì)時(shí)為00的時(shí)候聲音響起SOUND=1; ELSIF LL=0 THEN 當(dāng)個(gè)位為0時(shí)十位減1個(gè)位變成LL: =1001;HH: =HH-1; ELSE LL: =LL-1; 如果個(gè)位不為0時(shí)十位不變個(gè)位減1END IF; ELSE SOUND BCD BCD BCD BCD BCD BCD BCD BCD BCD BCD BCD =00000000; 如果輸入信號(hào)不是上面幾種情況那么數(shù)碼管不顯示。該模塊在Max-

38、plus II軟件中的仿真結(jié)果圖如下列圖：圖4-3-15 譯碼顯示模塊仿真圖5 搶答器的系統(tǒng)實(shí)現(xiàn)單獨(dú)模塊只有彼此聯(lián)系起來(lái)構(gòu)成一個(gè)完整的系統(tǒng)，才能實(shí)現(xiàn)其功能，這個(gè)過(guò)程有兩種實(shí)現(xiàn)方法：元件例化。也是用編程的方式將它們各個(gè)程序、信號(hào)、輸入輸出之間的關(guān)系用VHDL語(yǔ)言來(lái)表達(dá)清楚，還關(guān)系到程序的調(diào)用問(wèn)題，需要設(shè)計(jì)者思路清晰，設(shè)計(jì)合理；元器件圖示連線。這種連線方法思路清晰可見(jiàn)，而且用的時(shí)候很簡(jiǎn)單方便，出現(xiàn)錯(cuò)誤也很好檢查。在設(shè)計(jì)中選擇的是這種方法。通過(guò)總的頂層元件圖可以很清晰的看到模塊連接的原理。下列圖就是各個(gè)元件連接在一起的的總的系統(tǒng)圖。圖5-1 頂層元件圖系統(tǒng)總體仿真圖如下列圖：圖5-2 系統(tǒng)總體仿真圖

39、表5-1輸入/輸出引腳的作用： 端 口 名功 能S1、S2、S3、S4、S5、S6、S7、S8搶答輸入信號(hào)CLK系統(tǒng)時(shí)鐘信號(hào)CLR系統(tǒng)清理信號(hào)EN倒計(jì)時(shí)時(shí)能信號(hào)H3.0倒計(jì)時(shí)高位輸出信號(hào)L3.0倒計(jì)時(shí)低位輸出信號(hào)BCD7.0組別顯示輸出信號(hào)SOUND、SOUND1聲音報(bào)警輸出信號(hào)注：本設(shè)計(jì)中，搶答器組別信號(hào)S1、S2、S3、S4、S5、S6、S7、S8為高電平時(shí)，其功能為有效狀態(tài)。同樣，系統(tǒng)清零信號(hào)CLR為高電平時(shí)有效，預(yù)置及倒計(jì)時(shí)控制信號(hào)EN，為低電平有效。當(dāng)CLR有效時(shí)，搶答信號(hào)判別電路清零，為判別優(yōu)先搶答信號(hào)做出準(zhǔn)備。當(dāng)?shù)褂?jì)時(shí)使能端EN為高電平時(shí)，預(yù)置時(shí)間設(shè)置信號(hào)EN=1時(shí)，通過(guò)倒計(jì)時(shí)預(yù)

40、置數(shù)功能進(jìn)行預(yù)置數(shù)。當(dāng)?shù)褂?jì)時(shí)使能端EN為低電平，有系統(tǒng)時(shí)鐘信號(hào)CLK時(shí)，進(jìn)行30秒倒計(jì)時(shí)。輸入時(shí)鐘CLK一方面作為揚(yáng)聲器控制電路的輸入信號(hào)，另一方面為倒計(jì)時(shí)電路提供信號(hào)。結(jié)束語(yǔ)本文主要介紹了利用VHDL語(yǔ)言設(shè)計(jì)智能搶答器的詳細(xì)流程，并橫向介紹了一些關(guān)于此設(shè)計(jì)的背景知識(shí)，比方EDA的應(yīng)用、Max-plus II設(shè)計(jì)流程等等。在設(shè)計(jì)的過(guò)程中,文章通過(guò)比照傳統(tǒng)的自底向上的設(shè)計(jì)方法和和現(xiàn)代EDA的自頂向下的設(shè)計(jì)方法，突出了EDA設(shè)計(jì)方法的優(yōu)越性。在這次設(shè)計(jì)中，我們也遇到了一些問(wèn)題，比方設(shè)置輸入信號(hào)不適宜時(shí)，時(shí)序圖也會(huì)出現(xiàn)一些毛刺現(xiàn)象。同時(shí)，我也發(fā)現(xiàn)了自己的許多缺乏。首先，最初開(kāi)發(fā)時(shí)，對(duì)系統(tǒng)沒(méi)有一個(gè)完整

41、的思路，考慮不是很全面，所以系統(tǒng)功能設(shè)計(jì)時(shí)，碰到不少困難，也耽誤了不少時(shí)間。其次，我發(fā)現(xiàn)自己對(duì)于書(shū)本上的很多知識(shí)還不夠熟悉，對(duì)開(kāi)發(fā)工具的掌握還不算很全面，有很多我們需要掌握的知識(shí)還沒(méi)掌握，所以在設(shè)計(jì)編程、編譯以及仿真過(guò)程中走了不少?gòu)澛贰Ｔ俅危谡撐牡恼磉^(guò)程中，我對(duì)word文檔的操作技能不是很嫻熟，所以在以后的學(xué)習(xí)生活中，我會(huì)努力并盡量彌補(bǔ)我所缺少的一些相關(guān)知識(shí)，不斷提高自己的操作能力。致 謝本論文的工作是在我的指導(dǎo)老師張志偉老師的悉心指導(dǎo)下完成的。在整個(gè)畢業(yè)設(shè)計(jì)過(guò)程中，張老師不斷引導(dǎo)我們，幫助我們梳理論文思路，耐心地給我解釋一些細(xì)節(jié)上的、我不理解的問(wèn)題，并提出一些新的問(wèn)題，使得我對(duì)畢業(yè)設(shè)計(jì)課

42、題能夠有更深入的思考，幫助我順利完成畢業(yè)設(shè)計(jì)和論文。在此謹(jǐn)向張老師致以誠(chéng)摯的謝意和崇高的敬意。在此，我還要感謝對(duì)我提供幫助的同學(xué)，這段時(shí)間我們之間的相互協(xié)作，不僅促進(jìn)了畢設(shè)的順利完成，同時(shí)也增進(jìn)我們之間的友誼 。最后，感謝所有支持過(guò)我、幫助過(guò)我的老師、朋友和同學(xué)們，祝愿大家都會(huì)有一個(gè)美好而又光明的未來(lái)。參考文獻(xiàn)1 潘 松，黃繼業(yè). EDA技術(shù)實(shí)用教程第二版M. 北京: 科學(xué)出版社, 20072 楊 剛，周 群. 多路數(shù)顯搶答器J. 電氣自動(dòng)化, 2001;( 3 ) :69-703 張昌凡，龍永紅. 可編程邏輯器件及VHDL設(shè)計(jì)技術(shù)M. 廣州:華南理工大學(xué)出版社, 20014 趙立民. 可編程

43、邏輯器與數(shù)字系統(tǒng)設(shè)計(jì)M.北京：機(jī)械工業(yè)出版社，20035 張秀娟，陳新華. EDA 設(shè)計(jì)與仿真實(shí)踐M. 北京: 機(jī)械工業(yè)出版社, 20026 付青青，吳愛(ài)平. 基于FPGA的多路搶答器設(shè)計(jì)J.現(xiàn)代機(jī)械，2021；6；37-387 楊俊秀，趙文來(lái)，鮑 佳. 基于FPGA的多路搶答器設(shè)計(jì)與實(shí)現(xiàn)J.杭州：浙江理工大學(xué)學(xué)報(bào)，2021；272；249-2538 杜新虎， 韓芝俠. 基于FPGA的智力競(jìng)賽搶答器實(shí)驗(yàn)設(shè)計(jì)與實(shí)現(xiàn)J.實(shí)驗(yàn)室研究與探索，2021；273；36-399 八路搶答器EDA課程設(shè)計(jì)VHDL課設(shè)報(bào)告.百度文庫(kù)，2021 HYPERLINK :/wenku.baidu /view/8878

44、9ad233d4b14e852468f5.html 附錄A外文翻譯1 EDAEDA in the communications industry (telecommunications) in another explanation is that enterprise data architecture, EDA gives an enterprises overall view of the data structure, and in accordance with the characteristics of the telecommunications company to carr

45、y out the framework and the division level.Electronic design automation EDA (Electronic Design Automation) stands, in the mid-60s from the 20th century, computer-aided design (CAD), computer aided manufacturing (CAM), computer-aided test (CAT) and computer-aided engineering (CAE) in the conceptual d

46、evelopment come.90 years of the 20th century, the international electronics and computer technology more advanced countries, has been actively exploring new methods of electronic circuit design, and design methods, tools and other aspects of a thorough reform, and achieved great success. In electron

47、ics design, programmable logic devices (such as CPLD, FPGA) applications, has been widely popular, these devices are designed for the digital system brings great flexibility. These devices can be programmed by software and hardware structure and its approach to reconstruction work, which makes the h

48、ardware design, can be as convenient as software design. All this has greatly changed the traditional method of digital system design, design process and design concepts, to promote the rapid development of EDA technology.EDA technology is a computer as a tool for designers in the EDA software platf

49、orm, with hardware description language HDL design documents, and then be done automatically by the computer logic compilation, simplification, segmentation, synthesis, optimization, layout, layout and simulation, adapter chip for the specific target compilation, mapping and programming logic to dow

50、nload and so on. EDA technologies, circuit design greatly improved the efficiency and operability, reduced the labor intensity.Now the concept or the category of EDA is widely used. Including machinery, electronics, communications, aerospace, chemical, mineral, biological, medical, military and othe

51、r fields, have EDA applications. EDA technology has been present in large companies, enterprises and scientific research and teaching departments widely used. For example, in aircraft manufacturing process, from design, performance testing and characterization of up to flight simulation, may involve

52、 EDA technology.Electronic design automation (EDA) technology as the fast development of high-performance, high-quality, high reliability electronic systems, an important platform and technical support, in fact, methodologies and EDA technology has been fully integrated into todays electronic produc

53、t design and shape into, EDA technology has also started to engage in, including archiving, production, manufacture, testing links.Applications and the design objects based on different, EDA technology can also be broken down into system level design, chip design, board design and system design tech

54、nology, and other machine process and methodology, as the industry pioneer and market leader in technology, Mentor Graphics Corporations technologies and products cover a wide range of EDA field.IC design technology typically includes analog and custom IC design, mixed-signal SOC design, and ASIC de

55、sign. Custom IC design is usually custom layout design, SPICE simulation, physical verification, parameter extraction and circuit simulation for the following important technical features; mixed-signal SOC design mixed-signal mixed-language simulation technology for the important features; ASIC desi

56、gn functional simulation, DFT (design for test), logic synthesis and prototyping for the important technical features; At the same time ASIC and SOC design of high-risk, high cost and long development cycle makes prototyping technology is becoming increasingly popular.Board-level design techniques t

57、o programmable logic devices (PLD, FPGA, and SOPC) based on the design and PCB design, application and development of products to enhance the continuing high demand makes the integration of design, high-speed circuit signal integrity and EMI analysis and testing technology more and more popular, the

58、 construction of enterprise information technology needs of the engineering research and development platform has set new and higher challenges to business optimization library building components, electronic product design data management and standardization of enterprise archive to represent the d

59、esign environment custom industrial applications has become a highlight.Whole system design in recent years began to spread, car web design, embedded software development, macaroni systems modeling and simulation, and harness engineering design platform developed in the whole system has become an im

60、portant technology platform3 PLC IntroductionProgrammable controller is the first in the late 1960s in the United States, then called Plc programmable logic controller (Programmable Logic Controller) is used to replace relays. For the implementation of the logical judgment, timing, sequence number,