1、計算機組成原理計算機組成原理 舒燕君舒燕君 計算機科學與技術學院計算機科學與技術學院 2. 存儲器與存儲器與 CPU 的連接的連接 (1) 地址線的連接地址線的連接(2) 數據線的連接數據線的連接(3) 讀讀/寫命令線的連接寫命令線的連接(4) 片選線的連接片選線的連接(5) 合理選擇存儲芯片合理選擇存儲芯片(6) 其他其他 時序、負載時序、負載漢明碼的組成需增添漢明碼的組成需增添 ？位檢測位位檢測位檢測位的位置檢測位的位置 ？檢測位的取值檢測位的取值 ？2k n + k + 1檢測位的取值與該位所在的檢測檢測位的取值與該位所在的檢測“小組小組” 中中承擔的奇偶校驗任務有關承擔的奇偶校驗任務有

2、關組成漢明碼的三要素組成漢明碼的三要素2 . 漢明碼的組成漢明碼的組成2i ( i = 0，1，2 ，3 ， )為什么檢測位的內容需要根據對應組的數位為什么檢測位的內容需要根據對應組的數位內容來確定？內容來確定？問題問題 C113579111315171921232527293133353739414345474951535557596163C2（23）（67）（1011）（1415）（1819）（2223）（2627）（3031）（3435）（3839）（4243）（4647）(5051)(5455)(5859)(6263)C3（4567）（12131415）（20212223）（28293

3、031） （36373839）（44454647）(52535455)(60616263)C4（89101112131415） （2425262728293031） （4041424344454647）(5657585960616263)“xxxxx1”“xxxx1x”“xx1xxx”“x1xxxx”C5(16171819202122232425262728293031)(48495051525354555657585960616263)C6(3233343536373839404142434445464748495051525354555657585960616263)“xxx1xx”“1x

4、xxxx”練習練習2P4 = 4 5 6 7 = 1P2 = 2 3 6 7 = 0P1 = 1 3 5 7 = 0 P4 P2 P1 = 100第第 4 位錯，可不糾位錯，可不糾寫出按偶校驗配置的漢明碼寫出按偶校驗配置的漢明碼0101101 的糾錯過程的糾錯過程練習練習3按配奇原則配置按配奇原則配置 0011 的漢明碼的漢明碼配奇的漢明碼為配奇的漢明碼為 01010114.2 主存儲器主存儲器一、概述一、概述 二、存儲器的層次結構二、存儲器的層次結構 三、隨機存取存儲器三、隨機存取存儲器 ( RAM ) 五、存儲器與五、存儲器與 CPU 的連接的連接 四、只讀存儲器（四、只讀存儲器（ROM）

5、 六、存儲器的校驗六、存儲器的校驗七、提高訪存速度的措施七、提高訪存速度的措施 采用高速器件采用高速器件 調整主存結構調整主存結構1. 單體多字系統單體多字系統 W位位W位位W位位W位位W位位 地址寄存器地址寄存器 主存控制器主存控制器. . . . . . 單字長寄存器單字長寄存器 數據寄存器數據寄存器 存儲體存儲體 采用層次結構采用層次結構 Cache 主存主存 增加存儲器的帶寬增加存儲器的帶寬 2. 多體并行系統多體并行系統(1) 高位交叉高位交叉 M0M1M2M3體內地址體內地址體號體號體號體號地址地址00 000000 000100 111101 000001 000101 1111

6、10 000010 000110 111111 000011 000111 1111順序編址順序編址 各個體并行工作各個體并行工作M0地址地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址譯碼地址譯碼體內地址體內地址體號體號體號體號(1) 高位交叉高位交叉 M0M1M2M3體號體號體內地址體內地址地址地址0000 000000 010000 100000 110001 000001 010001 100001 111111 001111 011111 101111 11(2) 低位交叉低位交叉各個體輪流編址各個體輪流編址M0地址地址044n4M1154n3M2264

7、n2M3374n1地址譯碼地址譯碼 體號體號體內地址體內地址 體號體號(2) 低位交叉低位交叉 各個體輪流編址各個體輪流編址低位交叉的特點低位交叉的特點在不改變存取周期的前提下，增加存儲器的帶寬在不改變存取周期的前提下，增加存儲器的帶寬時間時間 單體單體訪存周期訪存周期 單體單體訪存周期訪存周期啟動存儲體啟動存儲體 0啟動存儲體啟動存儲體 1啟動存儲體啟動存儲體 2啟動存儲體啟動存儲體 3 設四體低位交叉存儲器，存取周期為設四體低位交叉存儲器，存取周期為T，總線傳輸周期，總線傳輸周期為為，為實現流水線方式存取，應滿足，為實現流水線方式存取，應滿足 T 4。連續讀取連續讀取 4 個字所需的時間為

8、個字所需的時間為 T(4 1)(3) 存儲器控制部件（簡稱存控）存儲器控制部件（簡稱存控）易發生代碼易發生代碼丟失的請求丟失的請求源，優先級源，優先級最高最高嚴重影響嚴重影響 CPU工作的請求源，工作的請求源，給予給予 次高次高 優先級優先級控制線路控制線路排隊器排隊器 節拍節拍發生器發生器QQCM來自各個請求源來自各個請求源 主脈沖主脈沖存控標記存控標記 觸發器觸發器3.高性能存儲芯片高性能存儲芯片(1) SDRAM (同步同步 DRAM)在系統時鐘的控制下進行讀出和寫入在系統時鐘的控制下進行讀出和寫入CPU 無須等待無須等待(2) RDRAM由由 Rambus 開發，主要解決開發，主要解決

9、 存儲器帶寬存儲器帶寬 問題問題 (3) 帶帶 Cache 的的 DRAM 在在 DRAM 的芯片內的芯片內 集成集成 了一個由了一個由 SRAM 組成的組成的 Cache ，有利于，有利于 猝發式讀取猝發式讀取 (1) SRAM趨勢趨勢(2) DRAM趨勢趨勢度量標準度量標準1980198519901995200020052010美元美元/MB1920029003202561007560訪問時間訪問時間（ns）3001503515321.5度量標準度量標準1980198519901995200020052010美元美元/MB80008801003010.10.06訪問時間訪問時間（ns）37

10、520010070605040典型大小典型大小（MB）0.0640.2564166420008000存儲器發展趨勢存儲器發展趨勢CPU發展趨勢發展趨勢度量標準度量標準1980198519901995200020052010Intel CPU80868028680386PentPent-3Core2Corei7CPU時鐘時鐘（MHz）1602015060020002500CPU時鐘周時鐘周期（期（ns）10001665061.60.50.4Cores1111124有效周期有效周期（ns）10001665060.30.20.14.3 高速緩沖存儲器高速緩沖存儲器一、概述一、概述1. 問題的提出問題

11、的提出避免避免 CPU “空等空等” 現象現象CPU 和主存（和主存（DRAM）的速度差異的速度差異緩存緩存CPU主存主存容量小容量小速度高速度高容量大容量大速度低速度低程序訪問的局部性原理程序訪問的局部性原理2. Cache 的工作原理的工作原理(1) 主存和緩存的編址主存和緩存的編址主存和緩存按塊存儲主存和緩存按塊存儲 塊的大小相同塊的大小相同B 為塊長為塊長 主存塊號主存塊號主存儲器主存儲器012m1字塊字塊 0字塊字塊 1字塊字塊 M1主存塊號主存塊號塊內地址塊內地址m位位b位位n位位M塊塊B個字個字緩存塊號緩存塊號塊內地址塊內地址c位位b位位C塊塊B個字個字 字塊字塊 0字塊字塊 1字塊字塊 C1012c1標記標記Cache緩存塊號緩存塊號(2) 命中與未命中命中與未命中緩存共有緩存共有 C 塊塊主存共有主存共有 M 塊塊M C主存塊主存塊 調入調入 緩存緩存主存塊與緩存塊主存塊與緩存塊 建立建立 了對應關系了對應關系用用 標記記錄標記記錄 與某緩存塊建立了對應關系的與某緩存塊建立了對應關系的 主存塊號主存塊號命中命中未命中未命中主存塊與緩存塊主存塊與緩存塊 未建立未建立 對應關系對應關系主存塊主存塊 未調入未調入 緩存緩存(3) Cache 的命中率的命中率CPU 欲訪問的信息在欲訪問的信息在 Cache 中的中的 比率比