1、精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)目 錄2.2.2.2.組合邏輯電路中的競爭冒險網(wǎng)絡(luò)工程專業(yè)學(xué)生郭翔指導(dǎo)教師吳俊華摘要：在組合邏輯電路中，當(dāng)輸入信號改變狀態(tài)時，輸出端可能出現(xiàn)由于競爭冒險而產(chǎn)生的干擾脈沖信號，如果負(fù)載是對干擾脈沖信號十分敏感的電路，有可能引起電路的誤動作，因此應(yīng)該采取措施消除競爭冒險。從理論上分析了組合邏輯電路競爭冒險的產(chǎn)生，及其判斷和消除的方法，其產(chǎn)生原因包括：門電路開關(guān)電平的時間差和門電路延遲時間。競爭冒險可以通過代數(shù)法、卡諾圖法、仿真法和實驗法進(jìn)行判斷，采用引入選通脈沖、引入封鎖脈沖、增加冗余項、接入濾波電容等手段以消除競爭冒險。關(guān)鍵詞：組合邏輯電路 競爭冒險 干

2、擾消除 門電路Competitive Adventure in Assembled Logical CircuitStudent Majoring in Network Engineering Guo Xiang Tutor Wu Junhua Abstract: The disturbance pulse caused by competition and adventure may be emerged in the out put terminal of assembled logic circuit when the statement of input signals changes

3、. The misact caused by the disturbance may appear if the load is very sensitive to the pulse. So the measures should be taken to eliminate the competition and adventure. The reasons of competition and adventure in assembled logic circuit are analyzed and the judging and eliminating method are provid

4、ed in the paper. The interval between on/off levels in a gate circuit and the delay time of gate circuits is resulted in by competitive adventure. Competitive adventure can be detected by a circuits logical function, listing the truth table of circuit in sequence and testing the circuit. The methods

5、 of exerting gating pulse and blocking pulse, transforming function of a circuit, and adding redundancy product term, parallel connection capacitance at the output terminal, etc are applied to eliminate competitive adventure.Key words: Assembled logic circuit; Competition and adventure; Disturbance

6、eliminating; Gate circuits1 引言 數(shù)字電路分為組合邏輯電路和時序邏輯電路兩大類，是電子技術(shù)的重要組成部分，掌握數(shù)字電路的基本知識是設(shè)計計算機(jī)控制系統(tǒng)的基礎(chǔ)。計算機(jī)控制系統(tǒng)性能優(yōu)劣的重要指標(biāo)是其穩(wěn)定性、可靠性和抗干擾性，這在很大程度上取決于構(gòu)成其系統(tǒng)的基本部件的性能。組合邏輯電路中的門電路由于其本身的結(jié)構(gòu)和工作情況，常常會發(fā)生競爭冒險現(xiàn)象。因此，在組合邏輯電路的分析和設(shè)計中，僅研究輸入與輸出之間的穩(wěn)定關(guān)系是不夠的，還應(yīng)考慮信號在電路中傳輸?shù)臅r延問題，事實上，信號經(jīng)過任何邏輯門與導(dǎo)線時都會產(chǎn)生時間的延遲，該時間的延遲會使數(shù)字系統(tǒng)的操作速度下降，引起電路中波形參數(shù)變壞，產(chǎn)

7、生競爭冒險現(xiàn)象，而競爭與冒險現(xiàn)象將會直接影響電路工作的可靠性和穩(wěn)定性，甚至可能會導(dǎo)致整個數(shù)字系統(tǒng)的邏輯紊亂和錯誤動作。因此在組合邏輯電路中競爭與冒險的判別和消除對于保證電路正常工作具有至關(guān)重要的意義1。2 競爭冒險現(xiàn)象及產(chǎn)生的原因2.1競爭冒險現(xiàn)象 在組合邏輯電路中，所有的邏輯門都存在傳輸延遲時間，所有的信號也都有上升時間和下降時間，另外，信號經(jīng)導(dǎo)線傳輸也需要時間，因此當(dāng)輸入信號改變狀態(tài)時，輸出端可能出現(xiàn)虛假信號即出現(xiàn)過渡干擾脈沖，這種現(xiàn)象稱之為組合邏輯電路中的競爭冒險。2.2競爭冒險現(xiàn)象產(chǎn)生的原因 在沒有考慮信號通過導(dǎo)線和邏輯門的傳輸延遲時間的理想情況下，門電路的輸入與輸出為穩(wěn)定狀態(tài)。但實際

8、情況是信號通過導(dǎo)線和門電路時，都存在時間延遲；信號發(fā)生變化時也有一定的上升時間或下降時間。這樣，同一個門的一組輸入信號，由于它們在此前通過不同數(shù)目的門，經(jīng)過不同長度導(dǎo)線的傳輸，到達(dá)門電路輸入端的兩個信號，同時向相反的邏輯電平跳變(一個從1變?yōu)?，另一個從0變?yōu)?)，而變化時間有差異的現(xiàn)象稱為競爭。在組合邏輯電路中，當(dāng)輸入信號的狀態(tài)改變時，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。對于同一個門電路來說，當(dāng)有兩個輸入信號同時向兩個相反的邏輯狀態(tài)變化時，由于兩個輸入信號到達(dá)開門、關(guān)門電平的時間不同，就有可能在電路的輸出端產(chǎn)生干擾脈沖。可見，門電路存在延遲時間是組合

9、邏輯電路產(chǎn)生競爭冒險現(xiàn)象的根本原因2。2.3競爭冒險的危害在組合邏輯電路中，如果由于競爭冒險而產(chǎn)生干擾脈沖，勢必會對敏感負(fù)載產(chǎn)生不良影響，甚至導(dǎo)致誤操作，如干擾脈沖可以使寄存器產(chǎn)生誤操作，丟失儲存的數(shù)碼，還可以使計數(shù)器產(chǎn)生錯誤計數(shù)等等3。2.4競爭冒險的分類 根據(jù)胃險的情形可分為靜態(tài)冒險和動態(tài)冒險。2.4.1靜態(tài)冒險 如果一個組合電路輸入有變化時，輸出不應(yīng)發(fā)生變化的情況下，出現(xiàn)一次瞬間的錯誤變化就叫做靜態(tài)冒險，而輸出穩(wěn)態(tài)值為“l(fā)”的情況下出現(xiàn)負(fù)向尖峰脈沖稱為“0”型冒險。如果輸出穩(wěn)態(tài)值為“0”的情況下出現(xiàn)正向尖峰脈沖稱為“1”型冒險。2.4.2動態(tài)冒險 動態(tài)冒險是指當(dāng)輸入有變化時，輸出應(yīng)有變化

10、，但輸出在變化的過程中出現(xiàn)短暫的錯誤。3競爭冒險的判斷3.1代數(shù)法在輸出邏輯函數(shù)表達(dá)式中，若某個變量同時以原變量和反變量兩種形式出現(xiàn)，就具備了競爭條件。將其余變量取固定值0或1，若存在，則有可能在A發(fā)生變化時，產(chǎn)生偏“1”冒險。若存在，則有可能在A發(fā)生變化時，產(chǎn)生偏“0”冒險4。(1) 以偏“1”冒險為例說明如下： 令由于式中變量A和C同時以原變量和反變量兩種形式出現(xiàn)，則A和C都具備了競爭條件。當(dāng)B=C=1時，則A發(fā)生變化時會產(chǎn)生偏“1”冒險。當(dāng)A=B=1時，則C發(fā)生變化時會產(chǎn)生偏“1”冒險。(2)以偏“0”冒險為例說明如下：令由于式中變量A和B同時以原變量和反變量兩種形式出現(xiàn)，則A和B都具備

11、了競爭條件。當(dāng)B=C=0 時，則A發(fā)生變化時會產(chǎn)生偏“0”冒險。當(dāng)A=C=0 時，則B發(fā)生變化時會產(chǎn)生偏“0”冒險。這種方法雖然簡單，但局限性太大，因為多數(shù)情況下都有兩個以上輸入變量同時改變狀態(tài)的可能性。如果輸入變量的數(shù)目很多，就更難于從邏輯函數(shù)式上簡單地找出所有產(chǎn)生競爭冒險現(xiàn)象的情況。3.2卡諾圖法第一步，畫出邏輯函數(shù)對應(yīng)的卡諾圖。第二步，在卡諾圖上畫卡諾圈，如果邏輯函數(shù)是與或表達(dá)式，那么卡諾圈圈1方格，且1代表原變量，0代表反變量，每個卡諾圈對應(yīng)邏輯函數(shù)中的一個與項。如果邏輯函數(shù)是或與表達(dá)式，那么卡諾圈圈0方格，且1代表反變量，0代表原變量，每個卡諾圈對應(yīng)邏輯函數(shù)中的一個或項。第三步，在卡

12、諾圖中尋找相切的卡諾圈(即兩個卡諾圈之間存在不被同一卡諾圈包含的相鄰最小項)，如果存在，則該邏輯函數(shù)對應(yīng)的電路在卡諾圈相切處存在冒險，且圈1方格的為偏“1”冒險，圈0方格的為偏“0”冒險。(1)以與或表達(dá)式為例說明如下： 令 00 01 11 10 0 1 ACAB 1C1111 由函數(shù)表達(dá)式可得卡諾圖，并可以畫出相應(yīng)的卡諾圈，如圖1所示。 圖1 函數(shù)的卡諾圖 由圖1可以看出，和AC兩個卡諾圈相切，相切處B=C=1，所以當(dāng)B=C=1 時，A發(fā)生變化時會產(chǎn)生偏“1”冒險。同樣和AC兩個卡諾圈相切，相切處A=B=1，所以當(dāng)A=B=時，C發(fā)生變化時會產(chǎn)生偏“1”冒險。和代數(shù)法得出的結(jié)論相同。 (2)

13、以或與表達(dá)式為例說明如下：令由函數(shù)表達(dá)式可得卡諾圖，并可以畫出相應(yīng)的卡諾圈，如圖2 所示。 AB C 00 01 11 10 0 0 0 0 0 1 0A+B 圖2 函數(shù)的卡諾圖由圖2可以看出，A + B和兩個卡諾圈相切，相切處B=C=0，所以當(dāng)B=C=0時，A發(fā)生變化時會產(chǎn)生偏“0”冒險。同樣A + B和兩個卡諾圈相切，相切處A=C=0，所以當(dāng)A=C=0時，B發(fā)生變化時會產(chǎn)生偏“0”冒險。和代數(shù)法得出的結(jié)論相同。這種方法適合于輸入變量為多變量的情況。3.3仿真法和實驗法代數(shù)法和卡諾圖法都比較簡單，但不適用于多個變量輸入的情況，因此可以采用計算機(jī)軟件仿真法來判斷，例如Multisim、MAX

14、+ plusll等軟件都能有效地檢測出電路中存在的競爭冒險現(xiàn)象。而由于電路本身存在的誤差等問題，還需要進(jìn)一步通過實驗的段來判斷是否存在競爭冒險，該方法雖然繁瑣，但可靠性高，是電路設(shè)計的必經(jīng)階段。以上幾種方法雖然提供了檢查各種電路競爭冒險的途徑，但即使用計算機(jī)輔助分析手段檢查過的電路，往往也還需要經(jīng)過實驗的方法檢驗，才能最終確定電路是否存在競爭冒險現(xiàn)象。因為在用計算機(jī)軟件模擬數(shù)字電路時，只能采用標(biāo)準(zhǔn)化的典型參數(shù)，有時還要做一些近似，所以，得到的模擬結(jié)果有時和實際電路的工作狀態(tài)會有差異。因此，只有實驗檢查的結(jié)果才能得出最終的結(jié)論5。3.4通過實驗判斷競爭冒險現(xiàn)象 判斷在圖3所示的電路中是否存在競爭

15、冒險現(xiàn)象，并用實驗驗證。圖3電路輸出的邏輯函數(shù)式可寫為。在此表達(dá)式中，當(dāng)B=C=1時，即門電路G4的輸入信號為A 、 ，根據(jù)競爭冒險的判斷方法代數(shù)法和卡諾圖法可知，在電路的輸出端應(yīng)有競爭冒險現(xiàn)象出現(xiàn)。下面分析幾種實驗方法的實驗結(jié)果。G31&G1BACG2&&YG4 圖3 競爭冒險的組合邏輯電路A Y 圖4 方法1的輸入信號與輸出信號電壓波形圖 分析下面圖示電路是否存在競爭冒險，并用實驗驗證之。方法1(用EWB軟件仿真模擬)。 實驗步驟：編輯如圖3所示的組合電路。將輸入信號B 、C置1，向A端輸入20 kHz方波信號，用示波器觀察輸出信號Y，其中G2為反相器74LS04。

16、不論G1、G3、G4為四二輸入端與非門74LS00或二四輸入端與非門74LS20，輸出結(jié)果Y都一樣，如圖4所示。方法2(實驗法)。實驗器材：四二輸入端與非門74LS00兩片、反相器74LS04一片、雙蹤示波器一臺、信號發(fā)生器一臺、數(shù)字電路實驗箱一個。實驗步驟：在實驗箱上按圖3所示連接線路,檢查連線無誤后，打開電源開關(guān)。將輸入信號B、C接輸入電平并置1，用信號發(fā)生器向A端輸入20kHz方波信號，用示波器觀察輸入、輸出信號波形。實驗結(jié)果如圖4所示，與方法1結(jié)果相同。方法3。實驗器材：二四輸入端與非門74LS20兩片、反相器74LS04一片、雙蹤示波器一臺、信號發(fā)生器一臺、數(shù)字電路實驗箱一個。實驗步

17、驟：在實驗箱上按圖3所示連接線路，此時74LS20多余的輸入端接高電平，檢查連線無誤后，打開電源開關(guān)。將輸入信號B 、C接輸入電平并置1，用信號發(fā)生器向A端輸入20 kHz方波信號，用示波器觀察輸入、輸出信號波形。實驗結(jié)果如圖5所示。 AY 圖5 方法3的輸入信號與輸出信號電壓波形圖A&BY 圖6 多余輸入端的處理電路3.4.1實驗分析按道理說，上述三種實驗方法得出的結(jié)果應(yīng)該完全相同，最起碼方法2、3得出的結(jié)果應(yīng)該相同，即方波的每一下降沿會出現(xiàn)尖峰脈沖(競爭冒險)。但為什么方法3會出現(xiàn)異常情況呢？從上述實驗過程可以看出，方法2與方法3不同之處在于選用的與非門型號不同，但從理論上講，74

18、LS00與74LS20的功能是一樣的，即都能夠?qū)崿F(xiàn)與非運算；不同的是在方法2中74LS00沒有多余的輸入端，方法3中74LS20多余的輸入端接高電平。從理論上說，這種多余輸入端的處理是正確的。另外經(jīng)實驗驗證，在方法3中如果74LS20多余的輸入端與其他輸入端并接在一起(如圖6所示)，實驗結(jié)果與方法2相同，這說明實驗3中74LS20多余輸入端接高電平影響了整個電路的“正常工作”，從而使電路的輸出狀態(tài)發(fā)生了變化；即這種異常現(xiàn)象是由于高電平引入電路造成的。而圖6中多余的輸入端與其他輸入端并接在一起，這種處理方法不但沒有引入干擾信號，而且恰好使二四輸入端與非門變成了二輸入端與非門，實現(xiàn)了正常輸出。但并

19、接會增加輸入端等效電容，對于圖3這樣的簡單電路這種影響可以忽略不計。3.4.2實驗總結(jié) 在檢查組合邏輯電路中的競爭冒險現(xiàn)象時，集成邏輯門電路多余輸入端處理不當(dāng)會影響競爭冒險現(xiàn)象的觀察及判斷。因此，集成邏輯門電路在使用時，對多余輸入端的處理以不改變電路工作狀態(tài)及穩(wěn)定可靠為原則。一般有兩種處理方法，一是將它與其他輸入端并接在一起(如圖4所示)。二是根據(jù)邏輯要求，與門或者與非門的多余輸入端接高電平，或門或者或非門的多余輸入端接地。對于比較簡單的電路而言，一般采用第一種方法；對于高速復(fù)雜的電路而言，并接會增加輸入端等效電容，而使信號的傳輸速度下降，最好采用第二種接法6。4競爭冒險的消除方法4.1增加冗

20、余項法根據(jù)邏輯代數(shù)的冗余律可知：若將表達(dá)式增加冗余項，等效為，其表達(dá)式的邏輯結(jié)果不變。而通過分析可知,前者當(dāng)A=B=1時，構(gòu)成了競爭冒險產(chǎn)生的條件，而后者當(dāng)且僅當(dāng)A=B=1時，才會出現(xiàn)C與C同時出現(xiàn)的情況， 而此時冗余項起了作用，不會出現(xiàn)只有互補(bǔ)項相加的結(jié)果。該方法比較簡單，主要用于電路的理論設(shè)計階段，用代數(shù)法或者卡諾圖法判斷出競爭冒險以后，直接對邏輯表達(dá)式進(jìn)行修改，進(jìn)而修改電路，但局限性比較大，不適合輸入變量較多及較復(fù)雜的電路。4.2消除互補(bǔ)項法 例如，函數(shù)式，在B=C=0時， 若直接根據(jù)這個表達(dá)式組成邏輯電路，則可能出現(xiàn)競爭冒險。如將該式變換為，這里已將 消掉，而根據(jù)這個表達(dá)式組成的邏輯電

21、路就不會出現(xiàn)競爭冒險7。4.3接入濾波電容組合邏輯電路由競爭冒險產(chǎn)生的尖峰脈沖通常高頻分量很豐富，因此，可以在輸出端添加一個濾波電容C，構(gòu)成低通濾波器，從而起到通低頻阻高頻的作用。該方法簡單易行電容對窄脈沖起到了平波作用，使輸出端不會發(fā)生邏輯錯誤, 但同時也時輸出波形上升沿或下降沿變得緩慢，僅適用于對輸出波形上下沿要求不高的情形。如圖7 所示。C 組合邏輯 圖7 接入濾波電容消除冒險4.4引入選通脈沖因為冒險發(fā)生在輸入信號產(chǎn)生突變的瞬間，所以我們可以給輸出門的輸入端增加一個選通脈沖。只有在電路穩(wěn)定時，才加入選通脈沖，此時允許電路有輸出，而在輸入信號產(chǎn)生突變時，由于沒有加選通脈沖，使輸出門被封死

22、，這樣就避免了輸出端產(chǎn)生尖峰脈沖。4.5引入封鎖脈沖 由于在輸入信號產(chǎn)生突變的瞬間，輸出端會產(chǎn)生尖峰脈沖，所以我們可以在輸入信號發(fā)生突變之前引入封鎖脈沖將輸出門封鎖，待輸入信號穩(wěn)定后再去掉封鎖脈沖，這樣也可以避免冒險。 但是值得注意的是，無論是引入封鎖脈沖還是選通脈沖，最后的輸出信號將變?yōu)槊}沖信號，該方法不需要增加電路元件就可以從根本上消除尖峰脈沖，但要求脈沖與輸入信號同步，且對取樣脈沖的寬度和作用時間有較高的要求。4.6采用可靠性編碼在數(shù)字電路設(shè)計中，設(shè)計者常常采用格雷碼計數(shù)器來代替普通的二進(jìn)制計數(shù)器，因為格雷碼加1時，只有一個輸出位發(fā)生跳變,這樣就消除了競爭冒險發(fā)生的條件8。4.7輸出加D

23、觸發(fā)器 輸出加D觸發(fā)器是一種比較傳統(tǒng)的去除毛刺的方法。原理就是用一個D觸發(fā)器去讀帶毛刺的信號，利用D觸發(fā)器對輸入信號的毛刺不敏感的特點，去除信號中的毛刺。這種方法在簡單的邏輯電路中是常見的一種方法，尤其是對信號中發(fā)生在非時鐘跳變沿的毛刺信號去除效果非常的明顯。但是對于大多數(shù)的時序電路來說，毛刺信號往往發(fā)生在時鐘信號的跳變沿，這樣D觸發(fā)器的效果就沒有那么明顯了。另外，D觸發(fā)器的使用還會給系統(tǒng)帶來一定的延時，特別是在系統(tǒng)級數(shù)較多的情況下，延時也將變大，因此在使用D觸發(fā)器去除毛刺的時候，一定要視情況而定，并不是所有的毛刺都可以用D觸發(fā)器來消除。上述幾種消除競爭冒險現(xiàn)象的方法中引入封鎖脈沖或者選通脈沖

24、的方法比較簡單，而且不增加器件數(shù)目，但這種方法有一個局限性，就是必須找到一個合適的封鎖脈沖或選通脈沖。接入濾波電容的方法簡單易行，但輸出電壓波形隨之變化，故只適用于對輸出波形前后沿?zé)o嚴(yán)格要求的場合。增加冗余項，需增加額外電路，但增加了電路可靠性，如果運用得當(dāng)，可以收到最理想的效果9。5實際應(yīng)用中競爭冒險的敏感度問題在實際應(yīng)用中必須認(rèn)識到一點：不同的電路對于尖峰脈沖的敏感度是不一樣的。例如：時鐘端口、清零和置位端口對毛刺十分敏感，任何一點尖峰都會使系統(tǒng)出錯，影響電路的穩(wěn)定性。但是對D觸發(fā)器來說，由于它的狀態(tài)變化出現(xiàn)在時鐘上升沿，因此，只要毛刺不出現(xiàn)在時鐘上升沿并且滿足數(shù)據(jù)的建立和保持時間，就不會

25、對系統(tǒng)造成危害也就是說D觸發(fā)器的輸入端對尖峰不敏感。根據(jù)這個特性，在系統(tǒng)設(shè)計時要求設(shè)計者盡量使用同步電路，同步電路的信號變化通常出現(xiàn)在時鐘上升沿而且需要滿足數(shù)據(jù)的建立和保持時間，事實上，由于尖峰脈沖出現(xiàn)的時間很短，基本上很難滿足數(shù)據(jù)的建立和保持時間。所以，這種方法可行性較高。6總結(jié)組合邏輯電路的設(shè)計中，競爭冒險現(xiàn)象不可避免，如果不加處理，必然會引起電路不穩(wěn)定、不可靠，并會產(chǎn)生邏輯錯誤，所以必須要掌握競爭冒險的判別和消除方法，以便設(shè)計出最合理的電路。本文介紹了競爭冒險及其產(chǎn)生的原因、分類、危害、判斷方法和克服競爭冒險的方法。現(xiàn)代數(shù)字電路或數(shù)字系統(tǒng)的分析與設(shè)計，可以借助計算機(jī)進(jìn)行時序仿真，檢查電路是否