1、 5.1 5.1 概述概述1. 1. 什么是觸發器什么是觸發器? ? 具有記憶功能的基本邏輯單元，能存儲一位二具有記憶功能的基本邏輯單元，能存儲一位二值信號的電路，全稱：雙穩態觸發器（值信號的電路，全稱：雙穩態觸發器（FlipFlop），簡寫），簡寫FF。是構成數字系統的另一種基本。是構成數字系統的另一種基本邏輯單元。邏輯單元。2. 2. FF的特點的特點1) 1) 具有兩個穩定的狀態具有兩個穩定的狀態0 0狀態和狀態和1 1狀態狀態 如何表示存如何表示存0 0、存、存1 1？ FFFF在在0 0狀態狀態存存0 0；在；在1 1狀態狀態存存1 1。2) 2) 在輸入信號（圖在輸入信號（圖5-1

2、5-1）作用下建立狀態，）作用下建立狀態， 輸入信號撤離后，建立的狀態能保留下來。輸入信號撤離后，建立的狀態能保留下來。FF輸入輸入信號信號時鐘時鐘信號信號圖圖 5-13. FF3. FF按有無時鐘信號的分類按有無時鐘信號的分類 基本基本FFFF：無時鐘信號；：無時鐘信號； 時鐘時鐘FFFF：有時鐘信號。：有時鐘信號。（輸入信號決定（輸入信號決定FFFF建立何種狀態，時鐘信號決定建立何種狀態，時鐘信號決定FFFF在何時建立狀態）在何時建立狀態） 以下按觸發器的電路結構、觸發方式、邏輯功以下按觸發器的電路結構、觸發方式、邏輯功能分別進行介紹。能分別進行介紹。 如何控制存如何控制存0 0、存、存1

3、 1？ 在外信號觸發下兩個狀態可以互換（稱翻轉）在外信號觸發下兩個狀態可以互換（稱翻轉） SR鎖存器鎖存器: :各種觸發器電路的基本組成部分，又叫各種觸發器電路的基本組成部分，又叫 基本基本FFFF。電路結構電路結構: : 由兩個門電路交叉連接而成。由兩個門電路交叉連接而成。 用與非門組成的鎖存器用與非門組成的鎖存器_R SQQ邏邏輯輯符符號號_GGQ12RDSDQ2 2是否具有觸發器的特點是否具有觸發器的特點具有自鎖的功能，能夠存具有自鎖的功能，能夠存0 0、存、存1 1 自鎖：電路利用輸出電平作為反饋信號，再將輸自鎖：電路利用輸出電平作為反饋信號，再將輸 出鎖定在該電平上。出鎖定在該電平上

4、。 不去打擾不去打擾 SD=1，RD=1 一上電：一上電：Q和和Q的狀態是隨機的，但是穩定的。的狀態是隨機的，但是穩定的。 _GGQ12RDSDQ在輸入信號作用下能否建立在輸入信號作用下能否建立 狀態？狀態？能能3. 3. 邏輯功能邏輯功能_定義：定義：Q ：FF的初始狀態（現態）的初始狀態（現態）Q* ：FF加了輸入信號以后的狀態（次態）加了輸入信號以后的狀態（次態）Q=1，Q=0 ：“1” 狀態狀態Q=0，Q=1 ：“0” 狀態狀態Q*RD SD功能功能Q功能表功能表 0 1置置0 000011 0置置1 111011 101保持保持010 001信號同時信號同時撤，不定撤，不定1*1*t

5、pdtpd_GGQ12RDSDQ4. 4. 波形分析波形分析例例4.1.1 在用與非門組成的在用與非門組成的SR鎖存器中，鎖存器中，設初始狀態為設初始狀態為0 0，已知輸入已知輸入RD、SD 的波形圖，試畫出兩輸出端的波形圖。的波形圖，試畫出兩輸出端的波形圖。( (忽略門電路的傳輸延遲時間忽略門電路的傳輸延遲時間) )Q00001 1 1 111 111 1 0 0 1 111RDSDQRD SD功能功能Q功能表功能表 0 1置置0 000011 0置置1 111011 101保持保持0101信號同時信號同時撤，不定撤，不定110 0Q時鐘觸發器按時鐘觸發器按邏輯功能邏輯功能分類：分類：SR觸

6、發器、觸發器、D觸發器、觸發器、 T觸發器、觸發器、T觸發器、觸發器、JK觸發器。觸發器。（1 1）SR觸發器觸發器QFF時鐘信號時鐘信號CLK輸入信號決定觸發器建立何狀態輸入信號決定觸發器建立何狀態CLK決定決定FF在何時建立狀態在何時建立狀態1. 1. 時鐘觸發器時鐘觸發器Q輸入信號輸入信號功能表功能表S R Q* 功功 能能0 0 Q 0 1 0 11 01 1保持保持置置“0”置置“1”不定不定S R QQ*0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 10011真值表真值表01001100 01 11 1001SRQQ*0 RSQ*=S+RQ（2

7、）D觸發器觸發器DQ*0101Q*=D（3）T觸發器觸發器TQ*01Q QQ*=TQ+TQ（4）T觸發器觸發器 （無輸入信號）（無輸入信號）Q*=Q（只具有翻轉功能）（只具有翻轉功能）（5）JK觸發器觸發器J K Q* 功能功能0 0 Q 保持保持 0 置置 0 1 置置 1 Q 翻轉翻轉0 11 01 1Q*=JQ+KQ01100 101TQQ*3. 3. 時鐘觸發器按電路的時鐘觸發器按電路的結構結構分類分類電平觸發的電平觸發的FFFF脈沖觸發的脈沖觸發的FFFF邊沿觸發的邊沿觸發的FFFF利用利用CMOS傳輸門的邊沿傳輸門的邊沿FFFF利用傳輸延遲時間的邊沿利用傳輸延遲時間的邊沿FFFF維

8、阻維阻FFCLK=0，門，門G3，G4關；關；CLK=1，門，門G3，G4開，使開，使FFFF建立建立狀態。狀態。從而可以看出，從而可以看出，S、R信號受信號受CLK控制，就意味著控制，就意味著S、R與與CLK同步。同步。_GGQ12QR CLK SG3G4 高電平觸發：高電平觸發：CLK=CLK=高電平期間，高電平期間，FFFF接收信接收信 號并建立狀態；號并建立狀態； 低電平觸發：低電平觸發：CLK=CLK=低電平期間，低電平期間，FFFF接收信接收信 號并建立狀態。號并建立狀態。電平電平觸發觸發GGQ12QR CLK SG3G4（1 1）電平觸發）電平觸發SR觸發器觸發器CLK S R

9、Q* 1 0 0 Q 0 1 “11” 1 0 1 1 1 0 1 1 1高電平觸發：高電平觸發：CLK線根上不打圈線根上不打圈低電平觸發：低電平觸發：CLK線根上打圈線根上打圈C1控制所有標注控制所有標注1 1的輸入端的輸入端0 RS（約束條件，表示（約束條件，表示S S和和R不能同時為不能同時為“1”1”）Q*=S+RQ3.3.能構成何種功能觸發器能構成何種功能觸發器（2 2）電平觸發的）電平觸發的D D觸發器觸發器CLK DQ* 1 0 1 101功能表功能表Q*=D_GGQ12QD CLK G3G4GGQ12QR CLK SG3G44. 4. 觸發器的同步輸入端和異步輸入端觸發器的同步

10、輸入端和異步輸入端功能：功能：SD=0，RD=1置置1 SD=1，RD=0置置0 SD=1，RD=1FF 狀態由狀態由FF的同步輸入端決定的同步輸入端決定 SD=0，RD=0不允許出現不允許出現邏輯符號邏輯符號GGQ12RSCLK3G4GQRDSDQQ1S1R C1CLKRSRDSRSDQSRCLKQCLK S R Q* 1 0 0 Q 0 1 “11” 1 0 1 1 1 0 1 1 1SDRDl 克服空翻克服空翻5.3.2 脈沖觸發的觸發器脈沖觸發的觸發器Q1RC11SCLKSRQ0 RSQ*=S+RQ_GGQ12QG3G4_G5G6S CLK RG7G8KCLKJFF1Q1R1S C11

11、R1S C1FF2Q(1) 電路結構電路結構Q1KC11JCLKJKQTG3TG4CCCCG3G4TG1TG2CCCCG1G2DQQFF2FF1Q1Q1CLKCCCLKCCTG3TG4CCCCG3G4TG1TG2CCCCG1G2DQQFF2FF1Q1Q1QC1CLK D1DQ2. 已知邊沿已知邊沿JK FF，J、K和和CLK的波形如圖所示，試畫出的波形如圖所示，試畫出FF 的波形圖。的波形圖。（設初態為（設初態為0）Q*=JQ+KQQCLKQ1KC11JQDT DT*QTQT Q *QD *QQ T T1DC1=1=1CLKQTQC11DCLKQQC11NCLKQ“1”QJKT*QTQT QQ*=JQ+KQQ1KC11JCLK TQ*QQ*QTQT QQ1KC11JCLK 1QJKDQ*=DQ*=J