1、精選文檔2017.4電子電路EDA一、單項選擇題1.B 2.A 3.B 4. B 5. A 6.C 7.A 8.A 9.C 10. A11.D 12.C 13.C 14.B 15.D二、名詞解釋題16.專有集成電路17.寄存器傳輸級 18.片上可編程系統三、判斷改錯題19.正確20.錯誤把功能仿真改為時序仿真。21.正確22錯誤把片外改為片上四、簡答題23狀態機模式：可以無外設、無總線結構和無實時操作系統，達到最低的成本，應用于VGA和LCD控制等，達到可高或可低的性能。單片機模式：包括一定的外設，可以利用實時操作系統和總線結構，以中等的成本，應用于控制和儀表，達到中等的性能。定制嵌入模式：高

2、度集成擴充的外設，實時操作系統和總線結構，達到高性能，應用于網絡和無線通信等。24.阻塞賦值“可以看作一步進程：當沒有其它可以打斷賦值的描述時，估計等式右邊的值并賦予左邊。 其完成后，才進行下一條語句的執行“非阻塞賦值”非阻塞賦值在賦值開始時計算表達式右邊的值，到了本次仿真周期結束時才更新被賦值變量，且也許其它語句的同時賦值。不影響其賦值結果非阻塞賦值為寄存器數據類型而設，所以只能被允許在程序塊里面出現，比如initial塊和always塊。不允許持續性賦25.知識產權 IP核有三種不同的存在形式：HDL語言形式，網表形式、版圖形式。分別對應我們常說的三類IP內核：軟核、固核和硬核。26.傳統

3、的設計方法都是自底向上的；EDA設計方法是自頂向下。不同點在于：（1）傳統設計方法采用的是手動設計，而EDA設計方法是自動設計；（2）傳統設計方法硬、軟件分離，而EDA設計方法打破了硬、軟件屏障；（3）傳統設計方法設計周期長，而EDA設計方法設計周期短。27.答：功能仿真是直接對HDL語言、原理圖描述或其它描述形式描述的邏輯功能進行測試模擬，以了解其實現的功能是否滿足原設計的要求。它是由設計輸入的行為級或RTL級代碼、測試數據參與的測試程序以及調用模塊的行為仿真模型共同參與完成邏輯功能的驗證。功能仿真沒有延時信息，仿真過程不涉及任何具體器件的硬件特性。時序仿真是在選擇了器件之后，由適配器完成布

4、局、布線并得到HDL網表和標準延時文件，以及FPGA基本單元仿真模型和測試程序，它們共同參與時序仿真。時序仿真包含了器件的硬件特性參數和內部連線時延的仿真，是接近真實器件運行特性的仿真，因而仿真精度高。五、程序分析題28.（1）data_in3，endtask，1b0,1b1六、編程題29.30./子模塊module Dflop (d,rset,clk ,q); input d,reset,clk; output q; reg q;always (posedge clk ) begin if (reset=1) q <= 0; else q <= d; endendmodule頂層

5、模塊程序設計Module(xin,clk,yout);Input clk;Input xin;Output yout;Reg youtWire temp1,temp2,temp3;Assign temp2<=temp1 or xin;Dflop u1(ck,yout,temp1);Dflop u2(ck,temp2,yout);endmodule31. Module fsm（clk,reset,in_a,flag_out）;Input clk,reset;Input in_a;Output flag_out;Reg flag_out;reg c_state;parameter st0=2

6、d0, st1=2d1; st2=2d2; always(posedge clk)beginif reste=1c_state<=st0;flag_out<=1b0;endelsebegincase (c_state)st0:if(in_a=1b0)beginc_stat<=st0;flag_out<=1b0;endelsebeginc_stat<=st1;flag_out<=1b0;end;st1: if(in_a=1b0)beginc_stat<=st0;flag_out<=1b0;endelsebeginc_stat<=st2;flag_out<=1b0;end;st2: if(in_a=1b0)beginc