1、Assignment V & VI1. 對于單總線的CPU結構，寫出執行以下帶有間接訪存尋址方式的指令的執行過程。(1) ADD R1,(mem)(2) STORE (mem),R12. 在單總線的CPU結構中，如果加法指令中的第二個地址碼有寄存器尋址、寄存器間接尋址和存儲器間接尋址這三種尋址方式，并在指令中用代碼表示指令的尋址方式，即該指令可實現如下功能：(1) ADD R1,R2; R1+R2R1(2) ADD R1,(R2); R1+(R2)R1(3) ADD R1,(mem)；R1+(mem) R1試設計執行這條指令的流程圖。3. 在單總線CPU結構中有下列指令操作，試畫出控制

2、器流程圖。ADD R3,R1,R2/R1+R2®R3MOVE R1,R2/ R1® R2MOVE R1,mem/ R1®memMOVE mem,R1/ mem®R1MOVE mem1,mem2/ mem1®mem2JMP #A4. 對于單總線CPU結構，設計一個可實現下列指令操作的硬連線控制器，畫出控制器邏輯圖并寫出各控制信號的邏輯表達式ADD R3,R1,R2LOAD mem,R1STORE mem,R1JMP #A對應上述指令的譯碼器輸出信號分別為add, load, store和jmp。5. 對于上題指令操作，試設計一個采用若干片8位RO

3、M芯片的水平型直接編碼的微程序控制器。要求畫出微程序控制的框圖，寫出每條微指令的代碼并指出其在ROM中的存儲位置以及實現多路轉移的方法。假定四條指令的操作碼分別為二進制碼00、01、10和11，微地址的生成采用增量與斷定結合的方式。6. 對于上題指令操作，若采用陣列邏輯實現控制器，試畫出控制器的狀態轉換圖。7. 對于下列指令序列：MULTD F0,F6,F4SUBD F8,F0,F2ADDD F2,F10,F2指出指令間的數據相關性。8. 在1個5級指令流水線（IF, ID, EXE, MEM, WB）中執行以下指令序列。流水線中具有檢測相關性的硬件，并能停頓指令的EXE階段以解決相關性問題，

4、允許不相關指令提前進入EXE階段和以后的階段，假設每條指令都需經過5個流水階段，每個流水階段都只需1個周期，流水線中無相關專用通路。(1) 指出指令序列中的數據相關性；(2) 畫出指令流水線的時空圖，指出這些指令的執行（EXE）順序。Sub R1,R0,R5Add R1,R1,R0Addi R2,R5,1mult R4, R1,R0And R6,R2,R0Add R3,R3,R49. 用EIA-232-F異步串行通信方式傳送十六進制數A816，數據位為8位，偶校驗位為1位，停止位1位，請畫出波形圖。10. 假設存儲器系統采用50MHz時鐘，存儲器以每周期一個字的速率傳輸8個字的訪問請求，以支持

5、塊長為8個字的cache，每字4字節。對于讀操作，訪問順序是1個周期接受地址；3個周期延遲；8個周期用于傳輸8個字。對于寫操作，訪問順序是1個周期接受地址；2個周期延遲；8個周期用于傳輸8個字；3個周期恢復和寫入糾錯碼。對于以下訪問模式，求出該存儲器的最大帶寬：(1) 全部訪問為讀操作(2) 全部訪問為寫操作(3) 65%的訪問為讀操作，35%的訪問為寫操作11. 對于上題的計算機系統，假定處理器采用寫回式cache，每條指令中出現cache失效的概率為，40%的cache失效需要進行寫回，其余60%只需要進行讀操作，cache失效時CPU需要等待，求平均每條指令中用于處理cache失效的等待

6、時鐘周期數。12. 設一個磁盤的平均尋道時間為20ms，傳輸速率是1MB/s，控制器開銷是2ms，轉速為每分鐘5400轉。求讀寫一個512字節的扇區的平均時間。13. 設磁盤接口的數據傳輸速率為20MB/s，旋轉速度為5400rpm，尋道時間為10ms，每個磁道的容量為64KB，控制器延遲為0.5ms，磁盤采用一個cache存放數據以提高平均訪問速度。(1) 求該磁盤在磁盤cache不命中時的訪問64KB數據的時間。(2) 求該磁盤在磁盤cache命中時的訪問64KB數據的時間，假定cache容量足夠并忽略cache的訪問時間。(3) 當磁盤cache的命中率為0.8時，求磁盤的平均訪問時間。

7、14. 若計算機共有5級中斷，中斷響應的優先次序從高到低依次是12345，若要將中斷的優先次序改為14523，試設計各級中斷處理程序的中斷級屏蔽位。15. 在一個8級中斷的系統中，硬件中斷響應從高到低的優先順序是1®2®3®4®5®6®7®8，設置中斷屏蔽寄存器后，中斷響應的優先順序變為1®3®5®7®2®4®6®8，如果CPU在執行一個應用程序時有5、6、7、8級的四個中斷同時到達，CPU在按優先順序處理到第3個中斷請求的過程中又有一個3級中斷請求到達C

8、PU，試畫出CPU響應這些中斷的順序示意圖。16. 某計算機CPU有5個中斷源D1、D2、D3、D4和D5，硬件的中斷優先級從高到低分別是1級、2級、3級、4級和5級。軟件設置的中斷屏蔽字見下表。每個中斷屏蔽字有5位中斷屏蔽代碼，其中，“0”表示該中斷源開放，“1”表示該中斷屏蔽源被屏蔽。中斷源中斷屏蔽字D1 D2 D3 D4 D5D11 0 0 0 0D21 1 0 0 0D31 1 1 0 0D41 1 1 1 1D51 1 1 0 1(1) 當使用屏蔽字時，處理機響應各中斷源的中斷請求的先后次序是什么？實際上的中斷處理次序是什么？(2) 如果D1、D2、D3、D4和D5這5個中斷源同時請求中斷，畫出處理機響應中斷請求和實際運行中斷服務程序過程的示意圖。16. 一個DMA模塊采用周期挪用方式從一個速率為9600bps的外圍設備向存儲器傳輸字符。CPU讀取指令的速率為每秒100萬條，每條指令一個字，問DMA模塊對于CPU速率的影響有多少？17. 某3