1、 課程 課程設計報告一、課程設計的目的與要求1設計目的l 熟悉MAXPLUS2/Quartus II軟件，掌握軟件的VHDL程序輸入、程序編譯和程序仿真操作；l 學習利用VHDL語言設計數字時序電路程序；l 了解可逆計數器電路的工作方式。2 設計要求l 利用VHDL語言設計八位可逆計數器電路，并利用相關軟件進行編譯和仿真。并通過其波形輸入驗證電路設計。二、設計正文1、功能及要求：表1 8位可逆計數器真值表8位可逆計數器根據計數脈沖的不同，控制計數器在同步信號脈沖的作用下，進行加1或減1操作。其真值表如下所示：CLRUPDOWNCLKQ0Q71XX0000000001加100減1可逆計數器的計數

2、方向，由特殊的控制端UPDOWN控制。l 當UPDOWN1時，計數器進行加1操作；l 當UPDOWN0時，計數器進行減1操作。 2、八位可逆計數器7VHDL源程序 ： LIBRARY IEEE; 庫USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; 包含程序包std_logic_1164.all和std_logic_unsigned.allENTITY count8 IS PORT(clr, clk,updn: IN STD_LOGIC; q0,q1,q2,q3,q4,q5,q6,q7: OUT STD_LOGIC); 端

3、口表：輸入輸出數據為標準邏輯型END count8;ARCHITECTURE exam OF count8 IS 定義名為exam的結構體SIGNAL count_8 : STD_LOGIC_VECTOR (7 DOWNTO 0);在結構體內部定義信號count_8標準邏輯矢量BEGINq0<=count_8(0); 將輸出端口分別傳遞給count_8q1<=count_8(1);q2<=count_8(2);q3<=count_8(3);q4<=count_8(4);q5<=count_8(5);q6<=count_8(6);q7<=count

4、_8(7);PROCESS(clk,clr) BEGIN 進程開始 IF (clr='1')THEN count_8<="00000000"清零信號有效時輸出為“00000000” ELSIF (clk'event AND clk='1')THEN IF (updn='1') THEN count_8<=count_8+'1' 當上升沿到來時，控制信號updn=1時，加計數 ELSE count_8<=count_8-'1' 當上升沿到來時，控制信號updn=0時，減計

5、數 END IF; END IF;END PROCESS;END exam; 三、課程設計總結圖1 八位可逆計數器增計數仿真波形圖 1、由波形圖1紅色方框中清零信號clr=1有效，不管updn,clk為何值，此時輸出端q1q7均輸出為0，與真值表clr功能相符； 2、當clr=0，updn=1時，圖1中橙色部分出現輸出延遲；在時鐘脈沖作用下，由q0，q1,q2,q3,q4,q5,q6,q7分別輸出依次為00000000，00000001，00000010，00000011，00000100，00000101和圖中其他波形數據，符合增計數的加法計數功能。圖2 八位可逆計數器減計數仿真波形圖由波形圖2看出當clr=0，updn=1時，從藍線處t=7.31ns輸出結果才開始出現，即延遲時間為t=7.31ns;，圖2中同圖1一樣出現輸出延遲；由q0，q1,q2,q3,q4,q5,q6,q7分別輸出依次為11111111，11111110，11111101，11111100等圖2中其他數據，符合可逆計數器的減法