1、一、術語解釋：匯總-僅供參考1 時鐘頻率： CPU的主頻就是CPU中的主脈沖信號的時鐘頻率，是CPU時鐘周期的倒數。2 CPI： 表示執行指令所需的時鐘周期數。對于一個程序或一臺機器來說，其CPI指該程序或該機器指令集中的所有指令執行所用的平均時鐘周期數，此時，CPI是一個平均值。3 時鐘周期：計算機執行指令的過程被分成若干步驟和相應的動作來完成，每一步動作都要有相應的控制信號進行控制，這些控制信號何時發出、作用時間多長，都要有相應的定時信號進行同步。因此，CPU必須能夠產生同步的時鐘定時信號，也就是CPU的主脈沖信號，其寬度稱為時鐘周期。4 微程序描述方式：N6P59微程序控制器設計借用程序

2、設計思想，將每個周期所涉及的狀態用只讀存儲器保存起來，執行到某條指令時，把這條指令對應的狀態按序取出，轉換為控制信號。優點：簡化設計、靈活、易修改、易維護；缺點：速度慢。5 有限狀態機描述方式有限狀態機，又稱有限狀態自動機，簡稱狀態機，是表示有限個狀態以及在這些狀態之間的轉移和動作等行為的數學模型。6 字段直接編碼法：N6P68將微指令分成若干字段，每個字段對包含的若干微命令編碼。把互斥微命令組合在同一字段，相容微命令組合在不同字段。一條微指令中最多可同時發出的微命令個數就是字段數。7 虛擬存儲技術：N4P69所謂虛擬存儲，就是把內存與外存有機的結合起來使用，從而得到一個容量很大的“內存”，這

3、就稱之為虛擬存儲。8 Cache 高速緩存：位于CPU內部或附近，用來存放當前要執行的局部程序段和數據用SRAM實現，速度可與CPU匹配，容量小（幾MB）1、 Cache是一種小容量高速緩沖存儲器，它由SRAM組成。2、 Cache直接制作在CPU芯片內，速度幾乎與CPU一樣快。3、 程序運行時，CPU使用的一部分數據/指令會預先成批拷貝在Cache中，Cache的內容是主存儲器中部分內容的映象。4、 當CPU需要從內存讀(寫)數據或指令時，先檢查Cache，若有，就直接從Cache中讀取，而不用訪問主存儲器。9 動態存儲器刷新刷新周期：從上次對整個存儲器刷新結束到下次對整個存儲器全部刷新一遍

4、為止的時間間隔，為電容數據有效保存期的上限（64ms）。刷新方式：1、集中式，2、分散式，3、異步刷新。集中刷新：前一段時間正常讀/寫，后一段時間停止讀/寫，集中逐行刷新。特點：集中刷新時間長，不能正常讀/寫（死區），很少使用。分散刷新：一個存儲周期分為兩段: 前一段用于正常讀/寫操作，后一段用于刷新操作。特點：不存在死區，但每個存儲周期加長。很少使用。異步刷新：結合上述兩種方式。以4096行為例，在64ms時間內必須輪流對每一行刷新一次，即每隔64ms/4096=15.625s刷新一行。特點：結合前兩種，效率高，用得較多。10 總線裁決：當多個設備需要使用總線進行通信時，采用某種策略選擇一個

5、設備使用總線。11 中斷I/O方式當外設準備好時，便向CPU發中斷請求，CPU響應后，中止現行程序的執行，轉入一個“中斷服務程序”進行輸入/出操作，實現主機和外設接口之間的數據傳送，并啟動外設工作。 “中斷服務程序”執行完后，返回原被中止的程序斷點處繼續執行。此時，外設和CPU并行工作。12 多重中斷在一個中斷處理（即執行中斷服務程序）過程中，若又有新的中斷請求發生，而新中斷優先級高于正在執行的中斷，則應立即中止正在執行的中斷服務程序，轉取處理新的中斷。這種情況為多重中斷，也稱中斷嵌套。13 總線總線是連接兩個或多個功能部件的一組共享的信息傳輸線，它的主要特征就是多個部件共享傳輸介質。一個部件

6、發出的信號可以被連接到總線上的其他所有部件所接收。二、 簡答題1. 簡述單周期處理器的設計原則I） 每條指令都在一個時鐘周期內完成。II） 時鐘周期以最長的Load指令所花時間為準。III） 無需加臨時寄存器存放指令執行的中間結果。IV） 同一個功能部件不能重復使用。V） 控制信號在整個指令執行過程中不變，所以控制器設計簡單，只要寫出指令和控制信號之間的真值表，就可以設計出控制器。2. 簡述數據的檢、糾錯過程中，比較的結果有哪幾種情況I) 沒有檢測到錯誤，得到的數據位直接傳送出去。II) 檢測到差錯，并可以糾錯。數據位和比較結果一起送入糾錯器，將正確數據位傳送出去。III) 檢測到錯誤，但無法

7、確認哪位出錯，因而不能進行糾錯處理，此時，報告出錯情況。3. 簡述多周期處理器的設計原則I) 每條指令分成多個階段，每個階段在一個時鐘內完成II) 不同指令包含的時鐘個數不同。III) 階段的劃分要均衡，每個階段只能完成一個獨立、簡單的功能，如：一次ALU操作、一次存儲器訪問、一次寄存器存取IV) 需加臨時寄存器存放指令執行的中間結果。V) 同一個功能部件能在不同的時鐘中被重復使用。VI) 可用有限狀態機來表示指令執行流程，并以此設計控制器。4. 簡述指令格式的選擇應遵循的幾條基本原則I) 應盡量短II) 要有足夠的操作碼位數III) 指令編碼必須有唯一的解釋，否則是不合法的指令IV) 指令字

8、長應是字節的整數倍V) 合理地選擇地址字段的個數VI) 指令盡量規整5. 簡述I/O接口的職能數據緩沖：提供數據緩沖寄存器，以達到主機和外設工作速度的匹配。 錯誤或狀態檢測：提供狀態寄存器，以保存各種錯誤或狀態信息供CPU查用。 控制和定時：提供控制和定時邏輯，以接受從系統總線來的控制定時信號。 數據格式轉換：提供數據格式轉換部件使通過外部接口得到的數據轉換為內部接口需要的格式，或在相反的方向進行數據格式轉換。 與主機和設備通信：上述功能通過I/O接口與主機之間、I/O接口與設備之間的通信來完成。6. 簡述分頁管理內存的基本思想I) 內存被分成固定長且比較小的存儲塊（頁框、實頁、物理頁）II)

9、 每個進程也被劃分成固定長的程序塊（頁、虛頁、邏輯頁）III) 程序塊可裝到存儲器中可用的存儲塊中IV) 無需用連續頁框來存放一個進程V) 操作系統為每個進程生成一個頁表VI) 通過頁表實現邏輯地址向物理地址轉換7. 簡述每條指令的功能有哪四種基本操作來實現I) 讀取某一主存單元的內容，并將其裝入某個寄存器；II) 把一個數據從某個寄存器存入給定的主存單元中；III) 把一個數據從某個寄存器送到另一個寄存器或者ALU；IV) 進行某種算術運算或邏輯運算，將結果送入某個寄存器。8. 簡述設計處理器的步驟I) 第一步：分析每條指令的功能。II) 第二步：根據指令的功能給出所需的元件，并考慮如何將他

10、們互連。III) 第三步：確定每個元件所需控制信號的取值。IV) 第四步：匯總所有指令所涉及到的控制信號，生成一張反映指令與控制信 號之間關系的表。V) 第五步：根據表得到每個控制信號的邏輯表達式，據此設計控制器電路。9. 簡述系統總線的組成系統總線通常由一組控制線、一組數據線和一組地址線構成。也有些總線沒有單獨的地址線，地址信息通過數據線來傳送，這種情況稱為數據/地址復用。I) 數據線（Data Bus）：承載在源和目部件之間傳輸的信息。數據線的寬度反映一次能傳送的數據的位數。II) 地址線（Address Bus）：給出源數據或目的數據所在的主存單元或I/O端口的地址。地址線的寬度反映最大

11、的尋址空間。III) 控制線（Control Bus）：控制對數據線和地址線的訪問和使用。用來傳輸定時信號和命令信息。10. 簡述硬連線路控制器設計的特點優點：速度快，適合于簡單規整指令集的數據通路，例如，MIPS指令集。缺點：設計周期長、繁瑣、不易修改和增刪指令。它是一個多輸入/多輸出的巨大邏輯網絡。對于復雜指令系統來說，結構龐雜，實現困難；修改、維護不易；靈活性差。甚至無法用有限狀態機描述！三、 計算題（課堂習題）書后例題參考（一）已傳1、 源碼一位乘法定點小數原碼小位乘例3.7 已知X原 = 0.1101, Y原 = 0.1011, 用原碼一位乘法計算X*Y原解：設：被乘數寄存器X：存放

12、被乘數乘積寄存器P：開始時，置初始部分積P00；結束時，存放的是8位乘積的高4位。乘數寄存器Y：開始時，置乘數；結束時，存放的是8位乘積的低4位。進位觸發器C：保存加法器的進位信號。計數器Cn：存放循環次數。初值是4，每循環一次，Cn減1，當Cn=0時，乘法運算結束。先采用無符號數乘法計算1101 * 1011的乘積，原碼一位乘過程如下：CPYXCn0 0000 1011 11014 +1101 用乘數的最低位(Y4=1)*X0 1101 1011 0 0110 1101 3 C、P、Y同時右移，最高位補0 +1101 用乘數的次低位(Y3=1)*X1 0011 1101 0 1001 111

13、0 2 C、P、Y同時右移，最高位補0 +0000 用乘數的次高位(Y2=0)*X0 1001 1110 0 0100 1111 1 C、P、Y同時右移，最高位補0 +1101 用乘數的最高位(Y1=1)*X1 0001 1111 0 1000 1111 0 C、P、Y同時右移，最高位補0符號位為00 = 0, 因此X*Y原 = 0.100011112、 已知Cache訪問時間為45ns，主存訪問時間為200ns，Cache主存系統平均訪問時間為58ns，求Cache平均命中率？（可能給命中率，求其他，記公式即可）解： 設命中率為 H 45H + (200+45)（1-H）=58 = H =

14、93.5%3、 進制轉換4、 設指令字長為9位，每個地址碼為3位，采用擴展操作碼的方式，設計6條兩地址指令，和125條零地址指令假設：2地址6位，1地址6位，0地址最多可多少位？5、 地址總線： 16位如下，May be 15位，14位，自己看去， 可能ABC卷需要畫圖P145設地址總線為16位，采用全地址(0000HFFFFH)譯碼方案，需用譯碼器，用16K*8bit的芯片，構造64K*8bit的存儲器，完成以下問題1) 列出每個芯片的地址范圍(64K*8bit) / (16K*8bit) = 4片64K=216(高2位)16K=214(低14位)0000 0000 0000 0000 0011 1111 1111 11110000H 3FFFH0100 0000 0000 0000 01111111 1111 1111 4000H 7FFFH1000 0000 0000 0000 1011 1111 1111 1111 8000H BFFFH1100 0000 0000 0000 1111 1111 1111 1111 C000H FFFFH8K*8bit >>> 32K*8bit32K=215(高2位) 8K=213(低13位)0000 0000 0000 0000 0001 1111 1111 1111 0000H 1FFFH