1. CPLD與FPGA的區別什么是Setup 和Holdup時間？ b) 什么是競爭與冒險現象？怎樣判斷？如何消除？ c) 請畫出用D觸發器實現2倍分頻的邏輯電路？ d) 什么是線與邏輯，要實現它，在硬件特性上有什么具體要求？ e) 什么是同步邏輯和異步邏輯？ f) 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數據接口、控制接口、所存器/緩沖器）。 g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 2、 可編程邏輯器件在現代電子設計中越來越重要，請問： a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。 3、 設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包 括原理圖和PCB圖）到調試出樣機的整個過程。在各環節應注意哪些問題？ 飛利浦大唐筆試歸來 1，用邏輯們和cmos電路實現ab+cd 2. 用一個二選一mux和一個inv實現異或 3. 給了reg的setup,hold時間，求中間組合邏輯的delay范圍。 Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。時hold time不夠，數據同樣不能被打入觸發器。 4. 如何解決亞穩態 5. 用verilog/vhdl寫一個fifo控制器 6. 用verilog/vddl檢測stream中的特定字符串 大唐信威dsp軟件面試題 )DSP和通用處理器在結構上有什么不同，請簡要畫出你熟悉 的一種DSP結構圖 2)說說定點DSP和浮點DSP的定義（或者說出他們的區別） 3）說說你對循環尋址和位反序尋址的理解 4）請寫出【8，7】的二進制補碼，和二進制偏置碼。 用Q15表示出0.5和0.5 揚智電子筆試 第一題：用mos管搭出一個二輸入與非門。 第二題：集成電路前段設計流程，寫出相關的工具。 第三題：名詞IRQ,BIOS,USB,VHDL,SDR 第四題：unix 命令cp -r, rm,uname 第五題：用波形表示D觸發器的功能 第六題：寫異步D觸發器的verilog module 第七題：What is PC Chipset? 第八題：用傳輸門和倒向器搭一個邊沿觸發器 第九題：畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。 華為面題 (硬件) 全都是幾本模電數電信號單片機題目 1.用與非門等設計全加法器 2.給出兩個門電路讓你分析異同 3.名詞:sram,ssram,sdram 4.信號與系統:在時域與頻域關系 5.信號與系統:和4題差不多 6.晶體振蕩器,好像是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期. .) 7.串行通信與同步通信異同,特點,比較 8.RS232c高電平脈沖對應的TTL邏輯是?(負邏輯?) 9.延時問題,判錯 10.史密斯特電路,求回差電壓 11.VCO是什么,什么參數(壓控振蕩器?) 12. 用D觸發器做個二分顰的電路.又問什么是狀態圖 13. 什么耐奎斯特定律,怎么由模擬信號轉為數字信號 14. 用D觸發器做個4進制的計數 15.那種排序方法最快? 一、 研發（軟件） 用C語言寫一個遞歸算法求N！； 給一個C的函數，關于字符串和數組，找出錯誤； 防火墻是怎么實現的？ 你對哪方面編程熟悉？ 新太硬件面題接著就是專業題目啦 （1）d觸發器和d鎖存器的區別 （2）有源濾波器和無源濾波器的原理及區別 （3）sram，falsh memory，及dram的區別？ （4）iir，fir濾波器的異同 （5）冒泡排序的原理 （6）操作系統的功能 （7）學過的計算機語言及開發的系統 （8）拉氏變換和傅立葉變換的表達式及聯系。 1、同步電路和異步電路的區別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。3、什么是線與邏輯，要實現它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。 同時在輸出端口應加一個上拉電阻。4、什么是Setup 和Holdup時間？（漢王筆試）5、setup和holdup時間,區別.（南山之橋）6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未知）7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA 2003.11.06 上海筆試試題）Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發 器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。 保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。如果hold time 不夠，數據同樣不能被打入觸發器。建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數據信 號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數據，將會出現 metastability的情況。如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時 間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微 電子）9、什么是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。11、如何解決亞穩態。（飛利浦大唐筆試）亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。12、IC設計中同步復位與 異步復位的區別。（南山之橋）13、MOORE 與 MEELEY狀態機的特征。（南山之橋）14、多時域設計中,如何處理信號跨時域。（南山之橋）15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試）Delay q,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛VIA 2003.11.06 上海筆試試題）18、說說靜態、動態時序模擬的優缺點。（威盛VIA 2003.11.06 上海筆試試題）19、一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing。（威盛VIA 2003.11.06 上海筆試試題）20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑。（未知）21、邏輯方面數字電路的卡諾圖化簡，時序（同步異步差異），觸發器有幾種（區別，優點），全加器等等。（未知）22、卡諾圖寫出邏輯表達使。（威盛VIA 2003.11.06 上海筆試試題）23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit design-beijing-03.11.09）25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）27、用mos管搭出一個二輸入與非門。（揚智電子筆試）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09）29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆試） 30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題）31、用一個二選一mux和一個inv實現異或。（飛利浦大唐筆試）32、畫出Y=A*B+C的cmos電路圖。（科廣試題）33、用邏輯們和cmos電路實現ab+cd。（飛利浦大唐筆試）34、畫出CMOS電路的晶體管級電路圖，實現Y=A*B+C(D+E)。（仕蘭微電子）35、利用4選1實現F(x,y,z)=xz+yz。（未知）36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門實現（實際上就是化簡）。37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據輸入波形畫出各點波形。（Infineon筆試）38、為了實現邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR答案：NAND（未知）39、用與非門等設計全加法器。（華為）40、給出兩個門電路讓你分析異同。（華為）41、用簡單電路實現，當A為輸入時，輸出B波形為（仕蘭微電子）42、A,B,C,D,E進行投票，多數服從少數，輸出是F（也就是如果A,B,C,D,E中1的個數比0多，那么F輸出為1，否則F為0），用與非門實現，輸入數目沒有限制。（未知）43、用波形表示D觸發器的功能。（揚智電子筆試）44、用傳輸門和倒向器搭一個邊沿觸發器。（揚智電子筆試）45、用邏輯們畫出D觸發器。（威盛VIA 2003.11.06 上海筆試試題）46、畫出DFF的結構圖,用verilog實現之。（威盛）47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）48、D觸發器和D鎖存器的區別。（新太硬件面試）49、簡述latch和filp-flop的異同。（未知）50、LATCH和DFF的概念和區別。（未知）51、latch與register的區別,為什么現在多用register.行為級描述中latch如何產生的。（南山之橋）52、用D觸發器做個二分顰的電路.又問什么是狀態圖。（華為）53、請畫出用D觸發器實現2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發器、與或非門組成二分頻電路？（*筆試）55、How many flip-flop circuits are needed to divide by 16?(Intel) 16分頻？56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. （未知）57、用D觸發器做個4進制的計數。（華為）58、實現N位Johnson Counter,N=5。（南山之橋）59、用你熟悉的設計方式設計一個可預置初值的7進制循環計數器，15進制的呢？（仕蘭微電子）60、數字電路設計當然必問Verilog/VHDL，如設計計數器。（未知）61、BLOCKING NONBLOCKING 賦值的區別。（南山之橋）62、寫異步D觸發器的verilog module。（揚智電子筆試）module dff8(clk , reset, d, q);input clk;input reset;input7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset) if(reset) q = 0; else q = d;endmodule63、用D觸發器實現2倍分頻的Verilog描述？ （漢王筆試）module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign clk_o = out; endmodule64、可編程邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。（漢王筆試）PAL，PLD，CPLD，FPGA。module dff8(clk , reset, d, q);input clk;input reset;input d;outputq;reg q;always (posedge clk or posedge reset) if(reset) q = 0; else q = d;endmodule65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）66、用VERILOG或VHDL寫一段代碼，實現10進制計數器。（未知）67、用VERILOG或VHDL寫一段代碼，實現消除一個glitch。（未知）68、一個狀態機的題目用verilog實現（不過這個狀態機畫的實在比較差，很容易誤解的）。（威盛VIA 2003.11.06 上海筆試試題）69、描述一個交通信號燈的設計。（仕蘭微電子）70、畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）71、設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢數。 （1）畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計的要求。（未知）72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計工程中可使用的工具及設計大致過程。（未知）73、畫出可以檢測10010串的狀態圖,并verilog實現之。（威盛）74、用FSM實現101101的序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0。例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用RTL描述其state machine。（未知）75、用verilog/vddl檢測stream中的特定字符串（分狀態用狀態機寫）。（飛利浦大唐筆試）76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦大唐筆試）77、現有一用戶需要一種集成電路產品，要求該產品能夠實現如下功能：y=lnx，其中，x為4位二進制整數輸入信號。y為二進制小數輸出，要求保留兩位小數。電源電壓為35v假設公司接到該項目后，交由你來負責該產品的設計，試討論該產品的設計全程。（仕蘭微電子）78、sram，falsh memory，及dram的區別？（新太硬件面試）79、給出單管DRAM的原理圖(西電版數字電子技術基礎作者楊頌華、馮毛官205頁圖914b)，問你有什么辦法提高* time，總共有5個問題，記不起來了。（降低溫度，增大電容存儲容量）（Infineon筆試）80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題circuit design-beij