ApplicationReportLit.Number–YearCDCE62005鎖相環電路設計與應用StevenShiChinaTelecomApplication摘要CDCE62005是一個內置高性能VCO的時鐘鎖相環，具有非常好的相位噪聲性能（均值抖動<1ps@10KHz--20MHz），可通過SPI接口配置不同的分頻系數、電流增益及部分的電阻電容值選擇等，電路設計中可靈活地改變環路參數，以滿足不同應用系統的需求。本文通過介紹CDCE62005的工作特點，分析如何優化設計CDCE62005鎖相環電路。通過把環路簡化為二階和三階模型，在獲得最佳的鎖相環性能下推算環路參數和元器件參數之間的關系，并對實際4階的CDCE62005鎖相環電路進行仿真分析和實驗測試，證明該簡化是正確。目錄1概述................................................................................................................................................32CDCE62005介紹...............................................................................................................................32.1工作原理.................................................................................................................................32.2CDCE62005器件特點................................................................................................................43CDCE62005鎖相環電路分析.............................................................................................................53.1環路參數與元器件參數............................................................................................................53.2噪聲模型.................................................................................................................................83.3設計步驟.................................................................................................................................94CDCE62005鎖相環電路設計...........................................................................................................104.1獲取元器件參數....................................................................................................................114.2仿真分析...............................................................................................................................114.3實驗測試...............................................................................................................................135總結..............................................................................................................................................136參考資料.......................................................................................................................................14圖1CDCE62005-----------------------------------------------------------------------------------------------------------------324階2-------------------------------------------------------------------------------------------------------------43最佳穩定系統的環路相位裕量與開環0dB--------------------------------------------------------------------------------64鎖相環噪聲模型-----------------------------------------------------------------------------------------------------------------------75典型鎖相環噪聲傳遞特性-----------------------------------------------------------------------------------------------------------86參考時鐘輸入的相噪曲線-----------------------------------------------------------------------------------------------------------97開環傳遞函數--------------------------------------------------------------------------------------------------------------------------121OverwritethistextwiththeLit.Number8閉環傳遞函數--------------------------------------------------------------------------------------------------------------------------129CDCE62005125MHz相位噪聲----------------------------------------------------------------------------------------------132CDCE62005鎖相環電路設計與應用OverwritethistextwiththeLit.Number1概述鎖相環可以作為抖動濾除器、頻率合成器、時鐘同步跟蹤等，在通信系統、醫療設備和電子儀器等領域有著廣泛的應用。在鎖相環設計中，以往通常采用分立鎖相環電路，即把鎖相環環路的不同模塊分別用相應的元器件、或集成電路實現。隨著集成電路工藝在速度和集成度方面的進展，鎖相環電路的集成化程度也越來越高。目前，這種將鎖相環的不同模塊電路或全部模塊電路集成在一個硅片上的單片鎖相環芯片，在電子產品，特別是通信產品上的應用越來越廣泛。CDCE62005是一個內部集成高性能VCO的單芯片時鐘鎖相環器件，提供非常靈活的可編程配置，包括參考分頻和本振反饋系數、輸出分頻系數、電荷泵電流幅度、時鐘輸入和輸出電平接口、3路輸入參考源切換等，非常適合于無線通信架構、高速串行鏈路的應用。2CDCE62005介紹本小結討論CDCE62005鎖相環芯片工作原理，以及關于該芯片的器件特點，便于理解和應用CDCE620052.1工作原理1CDCE62005鎖相環核心組成部分：PFD/電荷泵、LF有源低通濾波電路、內部雙VCO壓控振蕩器、預分頻和反饋分頻電路。圖1CDCE62005CDCE62005鎖相環的工作原理：鑒頻鑒相器PFD是一個相位和頻率比較裝置，它比較經分頻1/M）后的參考時鐘輸入信號和壓控振蕩器VCO經分頻（1/P和1/N）后輸出信號的相位，產生了反映輸入參考信號與VCO輸出信號之間相位差的脈沖信號，用于打開或關閉芯片內部的電荷泵，即把電壓脈CDCE62005鎖相環電路設計與應用3OverwritethistextwiththeLit.Number沖信號轉換為電流脈沖信號ICPCDCE62005芯片內部集成了環路濾波器，該濾波器的傳遞特性是阻抗（即輸入電流，輸出電壓），由片內不同組合的電阻、電容構成濾波器的零、極點，同時也支持外接電阻、電容構成更低零極點的濾波電路，實現電路是一個有源低通濾波器，用于濾除相位差信號中的高頻成分和噪聲，得到壓控振蕩器的控制電壓，以保證環路所要求的性能，增加環路的穩定性。壓控振蕩器是一個電壓與頻率的轉換器，根據不同的控制電壓產生不同的輸出頻率，在負反饋系統中調整VCO的輸出頻率與輸入信號頻率近似或相等，同時輸入和反饋信號的相位誤差穩定，即環路進入鎖定狀態。2.2CDCE62005器件特點CDCE62005作為單芯片鎖相環時鐘電路解決方案，電路還包括參考時鐘輸入選擇和分頻、鎖相環鎖定檢測指示、5對獨立的輸出信號選擇開關、5對獨立的輸出信號分頻系數設置、2對參考時鐘輸入和5對時鐘輸出的I/O電平配置、支持一路輔助時鐘輸入（可采用晶體）和一路輔助時鐘輸出電路（可選擇來自34的輸出）、以及支持SPI接口的寄存器可編程配置和在芯片EEPROM等，便于開發者在設計過程中調試及更改環路參數的設置。CDCE62005鎖相環電路主要設計技術指標：1）內部集成雙VCO，保證足夠寬的壓控范圍，同時又能確保VCO噪聲性能。頻率調整范圍：1.75GHz~2.35GHz，自由振蕩抖動指標<1ps(12KHz~20MHz)2）內部集成三階低通濾波電路，可支持的時間常數最大為60us，并可支持外部電阻、電容組成更低環路帶寬的電路設計（最小可以支持幾百的環路帶寬）3）電荷泵電流可調范圍寬：50uA~3.75mA4）總共有三對參考時鐘輸入選擇，支持自動無縫切換或手工強制切換。其中兩對參考時鐘的電平可以配置為差分（支持片內匹配）或單端，輸入范圍是40KHz~1.5GHzLVPECL電平）；另一路支持晶體，提供時鐘保持功能，輸入頻率范圍2MHz~42MHzLVCMOS2MHz~75MHz5）5對差分輸出和1對單端輸出，5對差分輸出可以任意配置為LVPECL、電平，或每對差分輸出可獨立配置為兩個單端輸出。每對差分輸出對可任意選擇來自內部鎖相環核、參考時鐘源等，可支持的輸出頻率范圍為4.25MHz~1.175GHz（當旁路內部PLL時，可輸出最高頻率達1.5GHz）6）參考時鐘輸入支持的分頻系數范圍為1~4096，鎖相環內部反饋系數范圍16~128000道分頻范圍1~807）支持輸出相位調整功能，調整精度為PxT/8）鎖定指示可支持數字，也可支持模擬檢測9）EEPROM，支持上電后自動加載寄存器配置，以提供準確的時鐘輸出10）I/O和部分功能模塊可以關斷，同時支持芯片powerdown工作模式4CDCE62005鎖相環電路設計與應用OverwritethistextwiththeLit.Number3CDCE62005鎖相環電路分析由于鎖相環是一個負反饋系統，若相位裕量不足，容易導致失鎖；同時，CDCE62005作為一種抖動濾除器，為保證輸出低相噪、低抖動的時鐘信號，滿足日益苛刻的系統指標規格，在鎖相環電路設計中必須充分考慮環路帶寬和系統噪聲特性。在實際電路設計中，根據特定系統設計要求，確定鎖相環的環路帶寬、相位裕量或阻尼系數等，需要能推導出環路元器件的參數選擇。本節首先分析了CDCE62005鎖相環環路參數與濾波電路元器件參數之間的關系，并分解了CDCE62005鎖相環系統的噪聲傳遞特性，有助于理解和設計CDCE620053.1環路參數與元器件參數CDCE62005鎖相環作為一款抖動濾除器或倍頻器，在設計鎖相環電路中，閉環的環路帶寬（或3dB帶寬）跟輸出噪聲密切相關，開環的0dB帶寬與環路穩定性密切相關，下面主要推導鎖相環幾個主要參數間的關系（阻尼系數、環路帶寬、0dB帶寬、相位裕量），以及在環路參數確定情況下如何選擇濾波器元器件參數，及相關聯的環路增益參數等。3.1.1鎖相環閉環特性把CDCE62005鎖相環核心部件等效如圖2所示的反饋控制模型。低通濾波器是一個阻抗的傳遞特性，則其傳遞函數F(s)可表達為式子（1），包含三個極點和一個零點的低通濾波器。電容和組成的兩個非零極點，作用在低通濾波器帶寬以外能更有效的對輸入信號噪聲進行濾除，包括對鑒相毛刺的F(s)=Vc(s)Icp(s)=s?C1+1+s?RC122??????????????????????CC?1+s?R?CC)?+s?R)123322C+C12圖24階2型鎖相環電路模型CDCE62005鎖相環電路設計與應用5OverwritethistextwiththeLit.Number在低通濾波器設計中，兩個非零極點通常要求至少大于5倍的環路帶寬，同時壓控振蕩器VCO包含有一個積分環節（即有一個零極點）。在鎖相環電路分析，往往把低通濾波器中的兩個非零極點忽略C1<<C2），即先不考慮C1R3/C3環節對環路動態性能的影響，此時可把鎖相環負反饋系統電路簡化為一個二階系統，通過阻尼系數、環路帶寬等參數表征鎖相環的跟蹤特性，等效的二階環路閉環傳遞函數2）。H(s)=θ(s)outθ(s)in=s+ICPICP??KK1+s?τ?2s?C21+s?τ?2s?C2?1N?????????????????????(2)T2=R2C2K=IcpKvco/N，進一步把二階PLL的閉環傳遞函數改為典型的二階阻尼系統形式：H(s)=N?2ss?+s?K?T2C2KC2?T2+KC2+KC2=N?2s2?ξ?ω?sn+2?ξ?ωn+?sω2n+ω2n??????????????????ωR??KCK(4)ω=，ξ=n?T=????????????????????????????22n2C222NH(s)=令2，則可得環路3dBW=1+2?ξ2+1++2?ξ2)2?ω????????????????????????n4）看出，當環路增益K越大時，環路3dB帶寬越大；電阻越大，環路帶寬越大。當阻尼系數ζ大于2時，上式（4=2?ξ?ω=K?R。Wn23.1.2鎖相環開環特性鎖相環電路設計的一個重要參數是相位裕量，保證環路足夠穩定性，因此需要分析CDCE62005環的開環特性。在二階環路中，系統一直不會處于自激振蕩，但不同的相位裕量影響環路的動態響應特性，較小的相位裕量會導致較大的抖動傳遞峰值，這在很多系統中是不允許的；對于三階或以上的環路，若電路參數選擇不當時，相位裕量就可能為負值進而導致環路振蕩。在圖2電路中，濾波電路主要是濾除高頻噪聲，因此為了簡化分析，通常假設由構成的非零極點大于由構成的非零極點5上，此時可把圖2的四階環等效為三階環處理。G(s)=I?Ks?s?C11+s?RC12???????????????????????(62)C?CN+C)s?R)?+1222C+C126CDCE62005鎖相環電路設計與應用OverwritethistextwiththeLit.Number同時參考3.1.12階環幅頻關系（即忽略對環路性能的影響），同時用復頻域的jw代替，則根據式子（6）可以得到近似的開環0dB0=ξ+?ω??????????????????????????????21(7)2dBn令T1=R2C1//C2），則可得到相位傳遞函數：Φw2?arctagw?T+????????????????????????????()=(?)(圖3最佳穩定系統的環路相位裕量與開環帶寬為了得到最佳的系統穩定性能，參考圖3所示的開環波特圖，0dB帶寬和相位裕量有一個約束關系：要求開環0dB帶寬所對應的相位傳遞函數為極值（即斜率應為0），則可以通過式子（7）求導得到0dB帶寬和相應的相位裕量：Φ()dw=TT21=??????????????????????????????01+w?T1+w?T(2(2(2(22110??????????????????????????????=dB最佳穩定系統T?T12Φ(jwarctgw2)?arctg(w?T????????????????????)=(?根據式子（910），可以得到時間常數T1和T2：Φ?Φ11=;T==1?????????PMPMww?Φ?Φ)2w?T20dB0dB10dBPMPM根據時間常數T1和T25），可以推算得到低通濾波器元器件的參數。CDCE62005鎖相環電路設計與應用7OverwritethistextwiththeLit.NumberT1+w?TK(2C=1??1??????????????????????????????0dB2Tw1+w?T20dB22()0dB1T20dBT10dB帶寬，故（13）可簡化近似為下式。K1?????????????????????????????????wC=)3)Φ?Φ?'0dB2T1C2????????????????????????=C?1C?12?=?11()2ΦT?Φ1T11R2=?????????????????????????????=?CCw?Φ?Φ)2220dB2CDCE62005鎖相環電路，環路帶寬可以設置在幾百HzKHz。在電路設計中，通常要求盡可能地提高鑒相頻率，通過調整電荷泵電流調整開環增益K，以選擇合適的濾波電路元器件參數值。對于組成的低通濾波器，進一步抑制高頻噪聲或鑒相毛刺，當其截止頻率大于環路帶寬10倍以上或者小于T11/5以上，即要求R3C3<10/W或R3C3<T1/5影響可忽略。CDCE62005只支持內部集成了和元器件，可以從中選擇合適的參數。3.2噪聲模型鎖相環電路的噪聲與干擾來源主要有兩類（參考圖4）：1）與參考時鐘一起進入環路的輸入噪聲與諧波干擾。如：輸入參考源或信道產生的高斯白噪聲、鑒相器輸出的調制噪聲、分頻器噪聲等；2）環路組件產生的噪聲與諧波干擾。如：PFD和電荷泵噪聲、分頻器噪聲、VCO固有的噪聲等。圖4鎖相環噪聲模型8CDCE62005鎖相環電路設計與應用OverwritethistextwiththeLit.Number其中，參考輸入噪聲、分頻器噪聲、鑒相噪聲等對整個環路來說是低通特性，即噪聲的高頻成份將被環路慮除；低通濾波器LF的噪聲，具有帶通特性，在環路帶寬附近是帶通，而高頻或低頻成份被環路帶通特性抑制；本地振蕩器產生的噪聲則是高通特性，低頻成份通過環路的負反饋調節后被抑制掉，高頻成份則通過環路輸出。在設計高精度鎖相環，必須正確評估各部分電路的噪聲特性，合理設計低通濾波器的零極點，折中選取環路帶寬W。較小的W有利于抑制輸入噪聲，但會降低抖動容限性能；較大的WBW對輸入抖動噪聲抑制不足，但環路高通性能好，濾除VCO噪聲的能力較強。若要最優化鎖相環輸出噪聲，通常要求環WBW選在兩噪聲源譜密度交叉點對應的頻率附近，保證環路輸出的相位噪聲最小。圖5是典型的鎖相環噪聲頻譜分布圖，帶寬內，主要噪聲成份是參考時鐘噪聲、分頻器噪聲、PFD和電荷泵噪聲；帶寬外，主要噪聲源來自VCO；在帶寬附近，濾波器的噪聲是一個重要來源。圖6型的鎖相環噪聲傳遞特性。圖5典型鎖相環噪聲傳遞特性3.3設計步驟CDCE62005鎖相環電路的設計步驟一般為：1）根據鎖相環應用場合，綜合考慮鎖相環噪聲、環路穩定性、鎖定時間等，選擇合適的開環0dB帶寬和相位裕量等。2）獲取環路基本參數：如鑒相頻率（即確定反饋分頻系數NKvcoIcp3）根據式子（1213’）、（1415）計算出濾波電路的時間常數、和電阻電容參數值。4）根據式子（4）計算阻尼系數ξ和自然角頻率ω；根據式子（5）計算得到環路3dB帶寬W。CDCE62005鎖相環電路設計與應用9OverwritethistextwiththeLit.Number5）3dB0dB帶寬相差較大，可校正開環0dB帶寬參數。保持開環增益和相位裕量參數不變，參考式子（13’）、（1415），按照0dB帶寬的變化比相應地調整電容和即可，電阻可保持不變。（也可在0dB帶寬變化條件下，重復上面2）到4）之間的步驟，得到優化后的環路參數）6）根據W和時間常數T1R3的參數選擇（R3C3<10/WR3C3<T1/5），增強慮除鑒相毛刺能力。其中，和是CDCE62005內部集成的，在選擇上有一定的限制。以上3）到6）的數學計算可以在Matlab或Excel工具提供的數學公式完成。7）運用上面分析獲得的元器件和相關環路參數，通過運行相關仿真工具，分析完整的高階鎖相環的動態特性。8）根據上面計算得到的元器件參數值，若要重新選擇一組元器件參數，根據式子（13’）、（14）15），可適當開環增益K調整、優化元器件的參數。9）結合實際測試，驗證鎖相環在系統應用中的性能，可以進一步根據實驗結果進行局部參數微調以得到最佳的性能。4CDCE62005鎖相環電路設計通過一個例子，介紹如何進行CDCE62005鎖相環電路設計，選擇優化的環路元器件參數。設參考時鐘是10MHz，輸出125MHz，系統總的要求是鎖相環輸出的均值抖動（5KHz—30MHz于1.5ps。參考時鐘信號的抖動較大，在幾十附近有較大的噪聲源，如下圖6所示，均值抖動12KHz—5MHz）為59.6ps。圖6參考時鐘輸入的相噪曲線10CDCE62005鎖相環電路設計與應用OverwritethistextwiththeLit.Number4.1獲取元器件參數根據系統指標規格要求，可以把0dB10KHz，相位裕量設置為60度，兼顧了抖動特性和環路動態特性。鑒相頻率為10MHz，ICP=200uA，Kvco=35MHz/V，Fvco=2000MHz，N=200，W=10KHz，則：K=35x200/200=35A/V/secΦ?tgΦ??11×10=59.410==×=4.27;T6622ww?T0dB0dB1根據時間常數T1和T2，結合式子（13’）、（14）和（15），可以推算得到低通濾波器元器件的參K1=CΦ?=tgΦ?()w0dBTC122==C??1T1T2==2C2K，ωωn==33.76×ξ=?τ3nC222=則可得簡化二階環環路的3dB1212)13.34=+?ξ2+++?ξ?ω=KHz22n在本電路設計中，計算得到的環路3dB帶寬符合設計指標規格的要求，本電路不做進一步修正。取電容、電阻的歸一化參數，則：C1=2.2nf，C2=33nfR2=2Kohms。R3C3=T1/10=0.427-6CDCE62005內部的電阻為5KHz，則內部集成的電容值取C3=83.5pfR3/C3濾波器的設計需求。4.2仿真分析對上述得到的元器件參數，是基于簡化的二階或三階環路模型分析的，實際電路設計中綜合考慮了所有低通濾波環節的影響，通過參數仿真得到的開環傳遞函數和閉環幅頻特性曲線如圖7和圖8所示。可以看出，仿真得到的開環0dB10.28KHz，相位裕量為58.3度，與設計目標基本一致。同時閉環傳遞3dB16.3KHz，也非常接近簡化的二階環模型計算得到的數值。本電路分析得到的元器件參數選擇很好地滿足預定設計目標，不需要做進一步的參數優化。CDCE62005鎖相環電路設計與應用11OverwritethistextwiththeLit.Number圖7開環傳遞函數圖8閉環傳遞函數12CDCE62005鎖相環電路設計與應用OverwritethistextwiththeLit.Number4.3實驗測試在CDCE62005評估版上按以上分析得到的元器件參數和開環增益系數的配置，測試得到的相位噪聲如圖9所示，在（5KHz—30MHz）范圍內均值抖動為1.35ps，很好地濾除參考時鐘的輸入噪聲59ps），符合系統1.5ps指標的設計需求。9可以看到，鎖相環環路帶寬大概在十幾KHz6KHz偏置頻率附近，存在一個抖動峰值，這與圖8閉環傳遞函數的抖動峰值所處的頻率頻率范圍非常吻合。圖9CDCE62005輸出5總結本文基于CDCE62005的工作原理和器件特點，詳細分解鎖相環電路設計的參數選擇問題。由于CDCE620053階低通濾波器，整個環路總共4階，系統復雜。根據簡化模型理論分析得到的電路參數值，仿真實際高階環的CDCE62005鎖相環電路模型，得到的環路參數與設計目標非常吻合，與實驗測試結果基本一致。因此，在鎖相環電路設計中，通過合理的簡化推導，能迅速地根據環路參數，如環路0dB帶寬、相位裕量等，確定環路的電荷泵電流和鑒相頻率等，推導出環路低通濾波器的元器件參數值。同時，借用各種數學分析工具，如Matlab、Excel等工具可以自動計算獲取電阻、電容值，能迅速有效地進行CDCE62005鎖相環電路仿真分析和設計。CDCE62005鎖相環電路設計與應用13OverwritethistextwiththeLit.Number6參考資料1．CDCE62005datasheet(scas858.pdf）2．RolandE.Best，PhaseLockedLoops:Design,Simulation,andApplications，6thed.,McGraw-