第6章時序邏輯電路6.1概述6.2時序邏輯電路的分析6.3寄存器和移位寄存器6.4計數(shù)器6.5*

同步時序邏輯電路的設(shè)計第6章時序邏輯電路本章學(xué)習(xí)目的和要求：1．了解時序邏輯電路的特點。2．掌握時序邏輯電路的描述方式。3．掌握同步、異步時序邏輯電路的分析方法。4．掌握常用時序邏輯電路——計數(shù)器、寄存器、移位寄存器的邏輯功能、應(yīng)用。5．了解同步時序邏輯電路的設(shè)計方法。6.1概述第6章時序邏輯電路

時序邏輯電路任一時刻的輸出不僅取決于該時刻的輸入，還與電路原來的狀態(tài)有關(guān)。6.1.1.時序邏輯電路的特點與結(jié)構(gòu)

（1）時序邏輯電路由組合電路和存儲電路組成，具有對過去輸入進(jìn)行記憶的功能。存儲電路通常由觸發(fā)器組成。（2）時序邏輯電路存在反饋，因而電路的工作狀態(tài)與時間因素有關(guān)，即電路的輸出由電路的輸入和電路原來的狀態(tài)共同決定。組合邏輯電路的輸出除包含外部輸出外，還包含連接到存儲電路的內(nèi)部輸出，它將控制存儲電路狀態(tài)的轉(zhuǎn)移。時序邏輯電路的結(jié)構(gòu)框圖輸出方程(組)

O＝f1(I，S)(3)狀態(tài)方程(組)Sn+1＝f3(E，Sn)激勵(驅(qū)動)方程(組)

E＝f2(I，S)6.1.2時序邏輯電路的分類(1)同步時序電路存儲電路中所有觸發(fā)器的時鐘輸入端都接于同一個時鐘脈沖源，因而所有觸發(fā)器狀態(tài)的變化都是在同一時鐘信號作用下同時發(fā)生的，時鐘脈沖在電路中起到同步作用。

(2)異步時序電路各觸發(fā)器沒有統(tǒng)一的時鐘脈沖，觸發(fā)器的狀態(tài)變化不是同時發(fā)生的。1.按時鐘信號的連接方式分：

2.按輸出信號的特點分：

(1)米利（Mealy）型輸出信號不僅取決于存儲單元電路的狀態(tài)，而且與輸入信號有關(guān)；

(2)穆爾型輸出信號僅取決于存儲單元電路的狀態(tài)。3.按按照功能、用途分：有寄存器、計數(shù)（分頻）器、順序（序列）脈沖發(fā)生器、順序脈沖檢測器、碼組變換器等。

6.1.3時序邏輯電路功能的描述方法時序邏輯電路用方程組、狀態(tài)表、狀態(tài)圖和時序圖來描述。1.邏輯方程組(1).輸出方程(組)：(2).激勵方程(組)：(3).狀態(tài)方程(組)：

把現(xiàn)態(tài)作為輸入變量，把次態(tài)作為輸出變量處理，因此輸入變量為Qn1、Qn0和A，輸出變量為Q1

n+1、Q0n+1和Y。因該表反映了觸發(fā)器從現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換，故稱狀態(tài)轉(zhuǎn)換真值表。2狀態(tài)表001010100001010101000100010101010011001100001111YA3.狀態(tài)圖4.時序圖

以上四種描述同步時序邏輯電路功能的方法，各有特點，實質(zhì)相同，且可相互轉(zhuǎn)換，它們都是同步時序邏輯電路分析和設(shè)計的主要工具。

同步時序電路的所有觸發(fā)器的時鐘輸入端都接在同一個時鐘脈沖源上，且它們對時鐘脈沖的敏感沿也都一致，所有觸發(fā)器的狀態(tài)在同一時刻更新，其輸出狀態(tài)變換的時間不存在差異或差異極小。在時鐘脈沖兩次作用的間隔期間，也不會改變個觸發(fā)器的輸出狀態(tài)，故很少發(fā)生輸出不穩(wěn)定的現(xiàn)象。目前較復(fù)雜的時序電路廣泛采用同步時序電路結(jié)構(gòu)。異步時序電路則沒有統(tǒng)一的時鐘脈沖同步。6.2時序邏輯電路的分析6.2.1同步時序邏輯電路的分析方法6.2.2異步時序邏輯電路的分析方法6.2.1同步時序邏輯電路的分析方法1.同步時序邏輯電路分析的一般步驟

（1）了解電路組成：電路輸入、輸出信號、觸發(fā)器等。（2）根據(jù)給定的時序電路圖，寫出下列各邏輯方程式。①寫出輸出方程組。②寫出激勵方程組。③將激勵方程代入相應(yīng)觸發(fā)器的特性方程，得到每個觸發(fā)器的狀態(tài)方程，從而組成狀態(tài)方程組。（3）根據(jù)狀態(tài)方程組和輸出方程組，列出電路的狀態(tài)表，畫出狀態(tài)圖或時序圖。（4）根據(jù)上述分析結(jié)果，用文字描述給定同步時序電路的邏輯功能。2.同步時序邏輯電路的分析舉例例6.2.1

試分析下圖所示同步時序電路的邏輯功能。解：(1)了解電路組成。電路是由兩個T觸發(fā)器和兩個與門組成的同步時序電路。(2)根據(jù)電路列出三個方程組輸出方程組：

Y=AQ1Q0

激勵方程組:T0=A T1=AQ0

代入T觸發(fā)器的特性方程：

狀態(tài)方程組：

是可控二進(jìn)制計數(shù)器。當(dāng)A=0時，停止計數(shù)；A=1時，在CP上升沿到來電路狀態(tài)值加1，計數(shù)到11狀態(tài)，Y輸出1，且電路狀態(tài)將在下一個CP上升沿回到00。輸出信號Y的下降沿可當(dāng)作進(jìn)位信號來處理。（3）列出狀態(tài)表(4)畫出狀態(tài)圖(5)畫出時序圖(6)邏輯功能分析例6.2.2

分析如圖所示的時序電路的邏輯功能。寫出電路的驅(qū)動方程、狀態(tài)方程和輸出方程，計算出狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖，說明電路能否自啟動。解：

(1)電路是由兩個下降沿觸發(fā)的JK觸發(fā)器、1個異或門、1個非門與3個與非門組成的同步時序電路。(2)列方程組輸出方程組:

激勵方程組:代入觸發(fā)器的特性方程得狀態(tài)方程

:

（3）列狀態(tài)表(4)畫出狀態(tài)圖(5)邏輯功能分析

當(dāng)A=0時,其狀態(tài)變化為00→01→10→11→00→01，作二進(jìn)制加法計數(shù)器;

當(dāng)A=1時,其狀態(tài)變化為11→10→01→00→11，作二進(jìn)制減法計數(shù)器。因此該電路是一個可逆的二進(jìn)制計數(shù)器，且可以自啟動。例6.2.3

分析如圖所示同步時序電路。解：(1)電路組成電路是由兩個下降沿觸發(fā)的JK觸發(fā)器、一個異或門、一個與門組成的同步時序電路。(2)根據(jù)電路列方程組：輸出方程Y=

激勵方程組:J1=K1=1,J2=K2=X

Q1

狀態(tài)方程組：(3)列狀態(tài)表(4)畫出狀態(tài)圖(5)畫出時序圖(6)邏輯功能分析

當(dāng)X=0時，為四進(jìn)制加計數(shù)器。當(dāng)X=1時，為四進(jìn)制減計數(shù)器，加計數(shù)時，可以利用Y信號的下降沿觸發(fā)進(jìn)位操作，在減計數(shù)時則可用Y信號的上升沿觸發(fā)借位操作。例6.2.4

分析如圖所示同步時序電路。解：(1)電路組成。電路是由三個JK觸發(fā)器和一個與門組成的同步時序電路，該電路沒有輸入信號。(2)列方程組：輸出方程組:激勵方程組:狀態(tài)方程組：（3）列狀態(tài)表(4)畫出狀態(tài)圖(5)畫出時序圖(6)邏輯功能分析

電路的有效狀態(tài)是3位循環(huán)碼。當(dāng)狀態(tài)從100轉(zhuǎn)換為000時，輸出信號Y輸出一個高電平，故該電路的功能為同步5進(jìn)制加法計數(shù)器。米利型電路模型穆爾型電路模型（1）寫出下列各邏輯方程式：①時鐘方程②觸發(fā)器的激勵方程③輸出方程④狀態(tài)方程（2）列出狀態(tài)轉(zhuǎn)換表或畫出狀態(tài)圖和波形圖；（3）確定電路的邏輯功能。6.2.2異步時序邏輯電路的分析方法1.異步時序邏輯電路分析的一般步驟1）分析狀態(tài)轉(zhuǎn)換時必須考慮各觸發(fā)器的時鐘信號作用情況。2）每一次狀態(tài)轉(zhuǎn)換必須從輸入信號所能觸發(fā)的第一個觸發(fā)器開始逐級確定。但要注意兩點：2.異步時序邏輯電路的分析舉例例6.2.5

試分析如圖所示邏輯電路。解：電路中的兩觸發(fā)器未共用時鐘信號，故該電路屬于異步時序電路。(1)寫邏輯方程組①時鐘方程

CP0=CP,CP1=Q0(均為上升沿有效)②輸出方程 ③激勵方程 ④求狀態(tài)方程：需要考慮各觸發(fā)器時鐘信號CPn的作用。(CP上升沿有效)(Q0上升沿有效)

該電路共有4個狀態(tài)00、01、10、11，在時鐘脈沖作用下，按減1循環(huán)變化，是個4進(jìn)制減法計數(shù)器，Y是借位信號。因此不存在自啟動問題。

(2)列狀態(tài)表(3)畫狀態(tài)圖、波形圖（4）邏輯功能分析解：該電路由三個下降沿觸發(fā)的T’觸發(fā)器構(gòu)成的異步時序電路。只要相應(yīng)觸發(fā)器的時鐘輸入端出現(xiàn)一次從1到0的跳變，其狀態(tài)就會翻轉(zhuǎn)一次。(1)列邏輯方程組：①列時鐘方程：

②輸出方程

：Q2、Q1、Q0為三個輸出信號例6.2.6

試分析如圖所示邏輯電路。

電路是個異步五進(jìn)制加計數(shù)電路。該電路進(jìn)入無效狀態(tài)后，經(jīng)一個時鐘上升沿即能進(jìn)入有效狀態(tài)，故該電路具有自啟動能力。

③求狀態(tài)方程：(3)畫狀態(tài)圖(2)列狀態(tài)表（4）邏輯功能分析(1)列邏輯方程組①時鐘方程：CLK0=CLK,CLK1=Q0,CLK2=Q1,CLK3=Q0②輸出方程：

C=Q0Q3

③激勵方程：J0=K0=1,J1=K1=1,J2=K2=1，K3=1④

求狀態(tài)方程：例6.2.7

試分析如圖所示邏輯電路（觸發(fā)器和門電路均為TTL電路），畫出電路的狀態(tài)圖。解：該電路由4個JK觸發(fā)器構(gòu)成異步時序電路。下降沿時,CLK=1!!

電路是一個異步十進(jìn)制加計數(shù)電路，具有自啟動功能。(2)列狀態(tài)表(3)畫狀態(tài)圖（4）邏輯功能分析CLKCLK3CLK2CLK1CLK0

寄存器是數(shù)字系統(tǒng)和計算機(jī)系統(tǒng)中用于存儲二進(jìn)制代碼等運算數(shù)據(jù)的一種邏輯器件。通常稱僅有并行輸入、輸出數(shù)據(jù)功能的寄存器為鎖存器，稱具有串行輸入、輸出數(shù)據(jù)功能的，或者同時具有串行和并行輸入、輸出數(shù)據(jù)功能的寄存器為移位寄存器。6.3寄存器和移位寄存器6.3.1寄存器6.3.2移位寄存器6.3.3移位寄存器的應(yīng)用

寄存器實際上是若干觸發(fā)器的集合。對寄存器中使用的觸發(fā)器只要求有置1、置0的功能，都能構(gòu)成寄存器。6.3.1寄存器1.二拍接收4位數(shù)據(jù)寄存器

當(dāng)清0端為邏輯1時，接收端為邏輯0時，寄存器保持原來狀態(tài)。

當(dāng)要把數(shù)據(jù)存入時：第一拍，清0；

第二拍，將要保存的數(shù)據(jù)D3D2D1D0送數(shù)據(jù)輸入端,再送接收信號（一個正向脈沖）。

當(dāng)接收端CP為邏輯0時，寄存器保持原來狀態(tài)。當(dāng)需要把4位二進(jìn)制數(shù)據(jù)存入數(shù)據(jù)寄存器時，單拍即能完成，無需先進(jìn)行清0。即CP上升沿數(shù)據(jù)存入寄存器。2.單拍接收4位數(shù)據(jù)寄存器3.集成寄存器集成寄存器74LSl75的邏輯電路集成寄存器74HC374電路集成寄存器74HC374的功能表6.3.2移位寄存器

為了處理數(shù)據(jù)，需要將寄存器中的各位數(shù)據(jù)在移位控制信號作用下，依次向高位或低位移動1位。具有移位功能的寄存器稱為移位寄存器。因此移位寄存器是既能寄存數(shù)碼，又能在時鐘脈沖的作用下使數(shù)碼向高位或向低位移動的邏輯功能部件。

移位寄存器的邏輯結(jié)構(gòu)：（1）移位寄存器是由相同的寄存單元所組成。（2）所有寄存單元共用一個時鐘。在公共時鐘的作用下，各個寄存單元的工作是同步的。每輸入一個時鐘脈沖，寄存器的數(shù)據(jù)就順序向左或向右移動一位。據(jù)移位寄存器存入數(shù)據(jù)的移動方向，又分為單向移位寄存器和雙向移位寄存器。單向移位寄存器可分為左移寄存器和右移寄存器。同時具有右移和左移存入數(shù)據(jù)功能的寄存器稱為雙向移位寄存器。移位寄存器根據(jù)輸出方式的不同，有串行輸出移位寄存器和并行輸出移位寄存器。1.單向移位寄存器串行輸入串行輸出并行輸出（1）工作原理激勵方程為：D0=DSI,D1=Q0n,D2=Q1n,D3=Q2n狀態(tài)方程為：

當(dāng)CP上升沿同時作用于所有觸發(fā)器時，它們輸入端的狀態(tài)都未改變。于是，F(xiàn)F0按DSI原來的狀態(tài)翻轉(zhuǎn)，F(xiàn)F1按Q0原來的狀態(tài)翻轉(zhuǎn)，F(xiàn)F2按Q1原來的狀態(tài)翻轉(zhuǎn)，F(xiàn)F3按Q2原來的狀態(tài)翻轉(zhuǎn)，總的效果是寄存器的代碼依次右移一位。

移位寄存器的狀態(tài)表CPQ0Q1Q2Q3之前1234ⅹⅹⅹⅹD3ⅹⅹⅹD2D3ⅹⅹD1D2D3ⅹD0D1D2D38位移位寄存器74HC/HCT164的內(nèi)部邏輯圖

單向移位寄存器的特點：①單向移位寄存器中的數(shù)碼，在CP脈沖作用下，可以依次右移或左移。②n位單向移位寄存器可以寄存n位二進(jìn)制代碼。n個CP脈沖即可完成串行輸入工作，此后可以從Q0~Qn-1端獲得并行的n位二進(jìn)制數(shù)碼，再用n個CP脈沖又可實現(xiàn)串行輸出操作。③若串行輸入端狀態(tài)為0，n個CP脈沖后，寄存器便被清0。（2）典型集成電路串行輸入并行輸出串行輸出2.雙向移位寄存器多功能移位寄存器工作模式簡圖實現(xiàn)多功能雙向移位寄存器的一種方案（1）電路原理實現(xiàn)多功能雙向移位寄存器的一種方案（2）典型集成電路74HC/HCT194內(nèi)部邏輯圖74HC/HCT194的邏輯功能表6.3.3移位寄存器的應(yīng)用

移位寄存器可構(gòu)成移位寄存器型計數(shù)器、順序脈沖發(fā)生器和串行累加器，也可用作數(shù)據(jù)轉(zhuǎn)換，把串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，或把并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)等。1.功能擴(kuò)展例6.3.1

試用74LS194接成8位雙向移位寄存器。解：

Q3輸出與另一片的右移串行輸入DIR相連，而將另一片的Q0輸出與該片的左移串行輸入DIL相連，同時將兩片74LS194的S0、S1、CP和端分別并接。2.實現(xiàn)數(shù)據(jù)的串行、并行相互轉(zhuǎn)換例6.3.2

用74LS194雙向移位寄存器實現(xiàn)七位串行/并行轉(zhuǎn)換功能。

串行輸入的數(shù)據(jù)，經(jīng)過轉(zhuǎn)換電路之后變成并行輸出。解：串行輸入右移工作模式。Q7是轉(zhuǎn)換結(jié)束標(biāo)志。當(dāng)Q7=1時，S1為0，使之成為S1S0=01的串入右移工作方式。當(dāng)Q7=0時，S1為1，有S1S0=11，則串行送數(shù)結(jié)束，標(biāo)志著串行輸入的數(shù)據(jù)已轉(zhuǎn)換成為并行輸出了，由Q0～Q6作為并行輸出端。

兩片74LS194的S0、S1、CP和端分別并接。電路中S0端接高電平1，S1受Q7控制，兩片寄存器連接成3.用74LS194構(gòu)成環(huán)形計數(shù)器

有時要求在移位過程中數(shù)據(jù)不要丟失，仍然保持在寄存器中。只要把移位寄存器最高位的輸出接至最低位的輸入端，或?qū)⒆畹臀坏妮敵鼋又磷罡呶坏妮斎攵耍@種移位寄存器稱為循環(huán)移位寄存器。它也可以作為計數(shù)器用，因此又稱為環(huán)行計數(shù)器，讓移位寄存器工作在右移狀態(tài)。此后不斷輸入時鐘脈沖，存入移位寄存器的數(shù)據(jù)將不斷地循環(huán)右移，電路的狀態(tài)循環(huán)變化的次序是：

1000→0100→0010→0001→1000……

先將S1置高電平，將移位寄存器預(yù)先存入某一數(shù)據(jù)，比如D0D1D2D3=1000，加入一個時鐘CP后，移位寄存器的狀態(tài)為Q0Q1Q2Q3=1000，即為環(huán)形計數(shù)器的初始狀態(tài)，然后置S1為低電平，

如果取1000、0100、0010和0001所組成的狀態(tài)循環(huán)為有效循環(huán)，那么還存在著其他的幾種無效循環(huán)。而且，一旦脫離有效循環(huán)之后，電路將不會自動返回到有效循環(huán)中去。能自啟動的環(huán)形計數(shù)器有效循環(huán)4.用74LS194構(gòu)成扭環(huán)形計數(shù)器不能自啟動的扭環(huán)形計數(shù)器能夠自啟動的扭環(huán)形計數(shù)器

用n位移位寄存器構(gòu)成的扭環(huán)形計數(shù)器可以得到含有2n個有效狀態(tài)的循環(huán)，狀態(tài)利用率比環(huán)形計數(shù)器提高了一倍。6.4計數(shù)器6.4.1異步計數(shù)器6.4.2同步計數(shù)器6.4.4利用計數(shù)器的級聯(lián)獲得大容量N進(jìn)制計數(shù)器6.4.3集成計數(shù)器

計數(shù)器的基本功能是對輸入時鐘脈沖進(jìn)行計數(shù)。它也可用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列及進(jìn)行數(shù)字運算。

按計數(shù)器脈沖輸入方式分為同步和異步計數(shù)器；按進(jìn)位體制分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計數(shù)器；按邏輯功能分為加法、減法和可逆計數(shù)器；按計數(shù)容量又可分為十進(jìn)制、十六進(jìn)制、六十進(jìn)制計數(shù)器等等。計數(shù)器的容量也稱為模，模數(shù)等于其狀態(tài)數(shù)。6.4.1異步計數(shù)器異步計數(shù)器中，觸發(fā)器的翻轉(zhuǎn)有先有后，不同時翻轉(zhuǎn)。1.異步二進(jìn)制計數(shù)器4位異步二進(jìn)制加計數(shù)器邏輯圖(1)工作原理CPQ3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+!Q0n+!↓0↓1↓2↓3↓4↓5↓6↓7↓8↓9↓10↓11↓12↓13↓14↓15000000010010001101000101011001111000100110101011110011011110111100010010001101000101011001111000100110101011110011011110111100004位異步二進(jìn)制加計數(shù)器狀態(tài)轉(zhuǎn)換表結(jié)論:計數(shù)器的功能,不僅可以計數(shù)也可作為分頻器。4位異步二進(jìn)制加計數(shù)器時序圖4位異步二進(jìn)制減計數(shù)器邏輯圖4位異步二進(jìn)制減計數(shù)器時序圖如考慮每個觸發(fā)器都有1tpd的延時，電路會出現(xiàn)何問題？異步計數(shù)脈沖的最小周期Tmin=ntpd。（n為位數(shù)）

(2)典型集成電路中規(guī)模集成電路74HC/HCT393中集成了兩個4位異步二進(jìn)制計數(shù)器在5V、25℃工作條件下，74HC/HCT393中每級觸發(fā)器的傳輸延遲時間典型值為6ns。MR為清零端,高電平有效。74HC/HCT393的邏輯符號4位二-十進(jìn)制編碼總共有16個狀態(tài)，必須去掉其中的6個狀態(tài)。去掉哪6個狀態(tài)，有不同的選擇。這里去掉1010～1111這6個狀態(tài)，即采用8421BCD碼的編碼方式來表示一位十進(jìn)制數(shù)。2.異步十進(jìn)制計數(shù)器

異步十進(jìn)制計數(shù)器邏輯圖(1)電路原理

異步十進(jìn)制計數(shù)器邏輯圖

電路中FF0始終處于計數(shù)狀態(tài)，Q0同時觸發(fā)FF1和FF3，反饋到J1，Q2Q1作為J3端信號。

由邏輯圖可知，在FF3翻轉(zhuǎn)以前，即從狀態(tài)0000到0111為止，各觸發(fā)器翻轉(zhuǎn)情況與異步二進(jìn)制加計數(shù)器相同。第8個脈沖輸入后，4個觸發(fā)器狀態(tài)為1000，此時=0，使下一個FF0來的下降沿不能是FF1翻轉(zhuǎn)。因此在第10個脈沖輸入后，觸發(fā)器的狀態(tài)由1001變?yōu)?000，(2)集成異步二-五-十進(jìn)制計數(shù)器74HC/HCT39074HC/HCT390中集成了兩個十進(jìn)制計數(shù)器，上圖所示是其中一個計數(shù)器的邏輯圖。為了應(yīng)用靈活，除清零端CR外，二進(jìn)制計數(shù)器和五進(jìn)制計數(shù)器的輸入端、輸出端均是獨立引出的。（1）接計數(shù)脈沖信號，將Q0與相連。（2）接計數(shù)脈沖信號，將Q3與相連。試分析它們的邏輯輸出狀態(tài)。

按（1）方式連接，計數(shù)脈沖先二分頻，后五分頻。從0000狀態(tài)開始，依次分析，得到的狀態(tài)表如左半邊所示，Q3、Q2、Q1、Q0輸出8421BCD碼。

按（2）方式連接，計數(shù)脈沖先五分頻，后二分頻。得到的狀態(tài)表如表右半邊所示，Q0的權(quán)值等于5，這種編碼為5421BCD碼。解：6.4.2同步計數(shù)器

時鐘脈沖同時作用于各個觸發(fā)器，克服了異步計數(shù)器所遇到的觸發(fā)器逐級延遲問題，大大提高了計數(shù)器工作頻率，各級觸發(fā)器輸出相差小，譯碼時能避免出現(xiàn)尖峰；但如果同步計數(shù)器級數(shù)增加，就會使得計數(shù)脈沖的負(fù)載加重。1.同步二進(jìn)制加計數(shù)器4位二進(jìn)制計數(shù)器的狀態(tài)表

由表可知，Q0在每個CP都翻轉(zhuǎn)一次，F(xiàn)F0可采用T=1的T觸發(fā)器；Q1僅在Q0=1后的下一個CP到來時翻轉(zhuǎn)，F(xiàn)F1可采用T=Q0的T觸發(fā)器；Q2僅在Q0=Q1=1后的下一個CP到來時翻轉(zhuǎn)，F(xiàn)F2可采用T=Q0Q1的T觸發(fā)器；Q3僅在Q0=Q1=Q2=1后的下一個CP到來時翻轉(zhuǎn)，F(xiàn)F3可采用T=Q0Q1Q2的T觸發(fā)器。4位二進(jìn)制計數(shù)器的狀態(tài)表

通過以上分析，可得到N位二進(jìn)制計數(shù)器第i位T觸發(fā)器激勵方程的一般化表達(dá)式：4位同步二進(jìn)制加計數(shù)器

狀態(tài)轉(zhuǎn)換圖 4位同步二進(jìn)制加計數(shù)器74161邏輯符號C=ETQ3Q2Q1Q0為進(jìn)位信號則：

Q3Q2Q1Q0＝0則Q3Q2Q1Q0＝D3D2D1D0異步清零,即=0同步并行預(yù)置數(shù)據(jù)：4位同步二進(jìn)制加計數(shù)器74161的邏輯功能表D3D2D1D0D3D2D1D0D3D2D1D0Q3Q2Q1Q02.同步二進(jìn)制減計數(shù)器3.同步二進(jìn)制可逆計數(shù)器單時鐘同步十六進(jìn)制可逆計數(shù)器74LS19174191的功能表0111LD預(yù)置×100S使能××01U/D加/減控制××↑↑CP時鐘d3d2d1d0×

×

×

××

×

×

××

×

×

×D3D2D1D0預(yù)置數(shù)據(jù)輸入d3d2d1d0保

持計

數(shù)計

數(shù)Q3Q2Q1Q0輸

出工作模式異步置數(shù)數(shù)據(jù)保持加法計數(shù)減法計數(shù)74LS191：異步預(yù)置數(shù)，單時鐘十六進(jìn)制加/減可逆計數(shù)器。C/B是進(jìn)位/借位信號輸出端，CPO是串行時鐘輸出端。當(dāng)計數(shù)器作加法計數(shù)（=0），且，C/B=1，有進(jìn)位輸出，則在下一個CPI上升沿到達(dá)前CPO端輸出一個負(fù)脈沖。同樣當(dāng)計數(shù)器作減法計數(shù)（=1）且,C/B=1，有借位輸出，同樣也在下一個CPI上升沿到達(dá)前CPO端輸出一個負(fù)脈沖。4.同步十進(jìn)制計數(shù)器圖6.4.15同步十進(jìn)制加計數(shù)器激勵方程：狀態(tài)方程：輸出方程：同步十進(jìn)制加計數(shù)器的狀態(tài)圖

將圖6.4.15所示的加法計數(shù)器和圖6.4.16減法計數(shù)器的控制電路合并，再通過一根加/減控制線選擇加法計數(shù)還是減法計數(shù)，就得到了同步十進(jìn)制可逆計數(shù)器。單時鐘同步十進(jìn)制可逆計數(shù)器74LS190就是在此基礎(chǔ)上又增加了附加控制端。其輸入、輸出端的功能及用法與74LS191的用法完全相同，功能表也與之相同，所不同的就是計數(shù)長度不同，74LS191為十六進(jìn)制計數(shù)器而74LS190為十進(jìn)制計數(shù)器。圖6.4.16同步十進(jìn)制減計數(shù)器5.同步十進(jìn)制可逆計數(shù)器6.4.3集成計數(shù)器1.異步二—五—十進(jìn)制計數(shù)器74LS29074LS290的邏輯圖和邏輯符號74LS290功能表

以CP0為計數(shù)輸入端、Q0為輸出端，則得到二進(jìn)制計數(shù)器；若以CP1為計數(shù)輸入端、Q3Q2Q1為輸出端，則得到五進(jìn)制計數(shù)器；若將CP1與Q0相連，同時以CP0為計數(shù)輸入端、Q3Q2Q1Q0為輸出端，則得到十進(jìn)制計數(shù)器。故稱為二—五—十進(jìn)制計數(shù)器。另外，若以CP1為計數(shù)輸入端，以Q3Q2Q1構(gòu)成五進(jìn)制計數(shù)器，同時Q3接至CP0端。當(dāng)Q3Q2Q1由100變到000時，即CP0由1變?yōu)?，Q0實現(xiàn)二進(jìn)制計數(shù)器，因此實現(xiàn)的5421碼計數(shù)，輸出自高位到低位的順序為Q0Q3Q2Q1，對應(yīng)的權(quán)值分別為5、4、2、1。2.同步二進(jìn)制加計數(shù)器74LVC16174LVC161邏輯圖集成同步二進(jìn)制加計數(shù)器74LVC161的功能表3.同步十進(jìn)制加計數(shù)器7416074160邏輯符號74160的功能表6.4.4用計數(shù)器級聯(lián)獲得大容量N進(jìn)制計數(shù)器

今有M進(jìn)制集成計數(shù)器，而實際需要N進(jìn)制計數(shù)器：分為N<M和N>M兩種情況。若N<M，則只需一片M進(jìn)制計數(shù)器；如N>M，則需要多片M進(jìn)制計數(shù)器連接而成。（1）反饋清零法1.N<M,用一片集成計數(shù)器(2)反饋置數(shù)法0111→1000→1001→1010→10111111←1110←1101←11000110→0111→1000→1001→10101110←1101←1100←1011解：N=40，M1=10，M2=4，可以將兩個芯片按串行進(jìn)位和并行進(jìn)位兩種方式連接成四十進(jìn)制計數(shù)器。2.N>M,用多片集成計數(shù)器（1）串行進(jìn)位方式和并行進(jìn)位方式例6.4.3

分別用并行進(jìn)位和串行進(jìn)位方式將兩片同步十進(jìn)制計數(shù)器74160接成四十進(jìn)制計數(shù)器。并行進(jìn)位方式接成的四十進(jìn)制計數(shù)器（2）整體置零和整體置數(shù)方式

將兩片M進(jìn)制計數(shù)器按最簡單的方式接成一個大于N進(jìn)制的計數(shù)器（例如M·M），且把這個整體看成是一個計數(shù)器，再利用置零與置數(shù)方法進(jìn)行整體置零或整體置數(shù)。對于整體置零法是在計數(shù)器計為N狀態(tài)時譯碼出異步置零信號，將兩片M進(jìn)制計數(shù)器同時置零。而對于整體置數(shù)法是在選定的某一個狀態(tài)下譯碼出預(yù)置數(shù)控制信號，將兩個M進(jìn)制計數(shù)器同時置入初始值，跳過多余的狀態(tài)，獲得N進(jìn)制計數(shù)器。例6.4.4

試分別用整體置零法和整體置數(shù)法將兩片同步十進(jìn)制計數(shù)器74160接成四十七進(jìn)制計數(shù)器。解：

整體清零法接成的四十七進(jìn)制計數(shù)器

整體置數(shù)法接成的四十七進(jìn)制計數(shù)器

6.5*同步時序邏輯電路的設(shè)計6.5.1同步時序邏輯電路的設(shè)計方法

同步時序邏輯電路設(shè)計是分析的逆過程，是根據(jù)實際邏輯問題的要求，設(shè)計出能實現(xiàn)給定邏輯功能的電路。所得到的設(shè)計電路應(yīng)力求簡單可靠。當(dāng)選用小規(guī)模集成電路做設(shè)計時，電路最簡的標(biāo)準(zhǔn)是所用的觸發(fā)器和門電路的數(shù)目最少，而且觸發(fā)器和門電路的輸入端數(shù)目也最少。而當(dāng)使用中、大規(guī)模集成電路時，電路最簡的標(biāo)準(zhǔn)則是使用的集成電路數(shù)目最少，種類最少，而且互相間的連線也最少。6.5.2同步時序邏輯電路的設(shè)計舉例6.5.1同步時序邏輯電路的設(shè)計方法根據(jù)設(shè)計要求和給定條件建立原始狀態(tài)圖狀態(tài)化簡狀態(tài)編碼確定觸發(fā)器類型和個數(shù)求出電路驅(qū)動方程和輸出方程畫邏輯圖并檢查自啟動能力

上述步驟是設(shè)計同步時序電路的一般化過程，實際設(shè)計中并不是每一步都要執(zhí)行，可根據(jù)具體情況簡化或省略一些步驟。（1）因為模6計數(shù)器要求有6個記憶狀態(tài)，且逢六進(jìn)一，所以原始狀態(tài)圖如右圖。6.5.2同步時序邏輯電路的設(shè)計舉例例6.5.1

設(shè)計一個模為6的計數(shù)器。解：由于電路的狀態(tài)數(shù)、狀態(tài)轉(zhuǎn)換關(guān)系及狀態(tài)編碼等都是明確的，因此設(shè)計過程較簡單，沒有必要拘泥于前面所述的設(shè)計步驟。（2）原始狀態(tài)圖已最簡。（3）由于狀態(tài)數(shù)為6，因此取狀態(tài)編碼位數(shù)為n＝3。假設(shè)S0=001，S1=101，S2=100，S3=110，S4=010，S5=011.狀態(tài)轉(zhuǎn)換表

Q2n

Q1nQ0nQ2n+1Q1n+1Q0n+1Z001101100110010011101100110010011001000001狀態(tài)轉(zhuǎn)換表

Q2n

Q1nQ0nQ2n+1Q1n+1Q0n+1Z001101100110010011101100110010011001000001（4）選擇觸發(fā)器類型0×11001×Q2nQ1nQ0nQ2n+11×01100×Q2nQ1nQ0nQ1n+1先求狀態(tài)方程：0×01111×Q2nQ1nQ0nQ0n+1若選JK觸發(fā)器：故激勵方程為：同理可得：若選RS觸發(fā)器：根據(jù)可得Z=Q1nQ0n

一旦進(jìn)入000態(tài)或進(jìn)入111態(tài),電路不能自動進(jìn)入正常循環(huán)態(tài),該電路不能自啟動。狀態(tài)轉(zhuǎn)換表

Q2n

Q1nQ0nQ2n+1Q1n+1Q0n+1Z001101100110010011101100110010011001000001（5）檢查自啟動特性

將狀態(tài)圖修改成下圖便能自啟動：今選D觸發(fā)器則激勵方程為：狀態(tài)轉(zhuǎn)換表

Q2n

Q1nQ0nQ2n+1Q1n+1Q0n+1Z001101100110010011101100110010011001000001

修改以后D觸發(fā)器的激勵方程和電路輸出方程1×01100×Q2nQ1nQ0nQ1n+1例6.5.3設(shè)計一個脈沖序列檢測電路。脈沖序列是：110。(電路的輸入信號A是與時鐘脈沖同步的串行數(shù)據(jù)，其時序關(guān)系如下圖所示。輸出信號為Y；要求電路在A信號輸入出現(xiàn)110序列時，輸出信號Y為