3.1CMOS反相器3.2存儲器和I/O電路3.3數模混合ASIC概略3.4ASIC半定制技術3.5平面規劃與布局布線3.6IC版圖設計與電氣規則3.7IC版圖格式課程設計習題第3章ASIC晶體管級電路及版圖設計

3.1CMOS反相器

反相器是所有數字專用集成電路，包括門陣列和標準單元的最基本單元。它很有代表性，以CMOS為例的反相器設計如圖3-1所示。注意，這里上拉P管和下拉N管的溝道長度相等；而P管的寬度卻是N管寬度的2倍以上。設計一個CMOS反相器可以采取行為描述，門級邏輯結構和物理版圖等形式。對于綜合成晶體管電路的情況，還有一種以前常用的形式是棒形圖，它介于邏輯與物理結構之間，此處從略。圖3-1反相器的電路符號、晶體管電路和版圖形式為了提高設計和制造技術，必須從反相器這個級別開始深入研究其工作原理及其性能。與非門、或非門、異或門以及更加復雜電路的全部電氣特性幾乎都可以將反相器的分析結果外推而得到。

目前，CMOS結構工作可靠，但是由其組成的數字電路面積和/或速度并非最優化。之所以CMOS在目前得到最廣泛的采用，除了工藝原因之外，其優勢就是目前邏輯綜合工具比較容易實現綜合，設計師可以將優化的注意力集中在邏輯電路以上的設計過程中。

第2章已經介紹過CMOS反相器的結構和工藝。下面主要討論CMOS反相器的靜態特性、動態特性、功耗和速度等。最后再介紹一下新的BiCMOS反相器設計。3.1.1反相器靜態特性

第2章討論過的MOS晶體管是反相器的基礎。數字電路的一個重要指標是確保電路正常工作的抗噪聲能力。通過分析反相器，可以透視數字電路底層的基本特征。噪聲無處不在，數字電路中的噪聲是指在邏輯節點上出現不希望有的電壓或電流的波動。噪聲可以通過多種途徑進入信號電路。如圖3-2所示，在集成電路中兩條相鄰的線之間形成了耦合電容和互感。這樣，一條線上正常的電壓電流變化就會耦合到另外一條線上。電路抗干擾能力的一個主要指標就是噪聲容限(NoiseMargin)，又稱電壓容限(VoltageMargin)。圖3-2反相器及噪聲引入途徑為使電路可靠工作，對于多次級聯的電路來說，0與1之間電平轉換的可靠性至關重要，這同樣涉及到噪聲容限這一基本問題。

以最簡單的反相器為例，在工藝及門結構一定的情況下，其輸入輸出特性曲線(VTC—VoltageTransferCharacteristic，又稱電壓轉移特性曲線)一定，如圖3-3所示。圖3-3反相器輸入輸出特性曲線結合圖3-3曲線和圖3-4的示意圖進行分析可知，其每單級輸出的高電平1將位于VOHmin與VDD之間。而對于下一級輸入電平而言，只要求位于VIHmin與VDD之間，就能保證1輸入時的可靠工作。這樣在VOHmin與VIHmin之間就產生了一個可靠的緩沖帶，這個緩沖帶就稱之為高電平噪聲容限(如圖3-4所示)，即

NMH=VOhmin?-VIHmin

同樣，其每單級輸出的低電平0位于VOLmax與VSS之間。而對于下一級輸入電平而言，只要求位于VILmax與VSS之間，就能保證0輸入時的可靠工作。這樣在VOLmax與VILmax之間也有一個低電平狀態下的直流噪聲容限，即

NML=VIlmax?–VOLmax圖3-4反相器直流噪聲容限電路與系統工作的不穩定在很多場合都是由噪聲引入的。電源波動、電容耦合、芯片的不適當外連接都會引起噪聲。噪聲容限就是對抗噪聲的一種內在能力大小的度量，所以噪聲容限以大些為好。

在當前普遍采用的三類數字電路工藝(TTL，ECL，

CMOS)中，CMOS的噪聲容限最好，如果VSS=0，則其

NML≈(0.3-0.0)VDD=0.3VDD，NMH≈(1.0?-0.7)VDD=0.3VDD。歸納起來，噪聲容限主要用來對抗以下幾種不利變化：

(1)供電回路中的耗能電阻性壓降導致邏輯門之間的地電平不同。

(2)各邏輯門溫度的不同造成各邏輯門的門限電平不同。

(3)電流跳變在回路電感上形成地彈，引起各邏輯門的地電平不同。

(4)攻擊線對受害線的串擾，形成受害線上的噪聲干擾。

(5)單一網絡的傳輸線效應引起的反射/振鈴，造成的信號失真。3.1.2反相器動態特性

這里主要討論反相器的門延遲特性。

門的傳播延遲(PropagationDelay)定義為

τp=τout?-τin

其含義是信號波形上的某一點在時刻τin時處于數字邏輯門的輸入端，在τout時則出現在數字邏輯門的輸出端。比較嚴格度量的定義則是，以反相器為例，記從反相器輸入信號下降邊中部到輸出信號上升邊中部的延遲為τpr；與此相對應的還有下降邊延遲為τpf。人們將上升延遲τpr和下降延遲τpf的再次平均值作為門的傳播延遲τp，它反映了該門輸出對輸入變化總的平均響應速度。測量門延遲的常規做法是用奇數(例如5)個反相器組成環形振蕩器(RingOscilator)，測量其振蕩頻率后再根據公式求解得到。但是特別需要注意的是，實際門的工作頻率可能比計算得出的頻率(門延遲的倒數)要低50倍以上，這些門的實際工作頻率遠遠達不到測量出的振蕩頻率。這是因為一般實際工作的門不是反相器，這些門不像環形振蕩器中反相器那樣只有一個扇入和一個扇出；而且實際門之間互連線也更復雜，從而寄生負載很重的緣故。門延遲的大小與工藝的不同有關。但同一工藝，不同的門，甚至同一個門的上升邊和下降邊也不一樣。這一現象采用RC等效電路分析技術不難證明。

(1)以反相器INV為例，如果上拉P管和下拉N管的面積相等，則輸出端0→1躍變的速度是1→0躍變速度的1/2～1/3。為了使速度相等，P管之寬應為N管之寬的2～3倍。

(2)與非門NAND的下拉管是串聯的，因此其等效電阻是INV的2倍，即2Rn。為了實現與反相器的等延遲，需要其N管寬度為INVN管寬度的兩倍。

(3)或非門NOR則是上拉管需要變寬的問題。但因為本來P管就應該寬，所以NOR為了等延遲，其P管大約應為6倍INV的N管之寬。門的扇出是指該門輸出驅動端所接的負載門的總數N。

門的扇入是指該門輸入端所并接門的個數M。

門的延遲是扇入、扇出數目的函數。大扇出必然形成大的負載電容；大扇入增加了電路復雜度，也對電路的時序造成負面影響。3.1.3反相器功耗和速度

理想情況下的CMOS的靜態功耗很小，主要是漏電流所致。除了靜態功耗外，還有開關狀態下的動態功耗。動態功耗分為兩類：一類是電容充放電造成的；一類是P管和N管同時導電造成直接通路時的短路電流。記CMOS反相器的電源供電電壓為高電平VDD，低電平VSS，負載電容為CL，以下我們主要討論電容影響。

CMOS門功耗特性如下式所示：

EC=

CL(VDD-VSS)2

如上式所示，反相器在一次電平轉移中消耗的能量只與負載電容和電壓之差的平方有關。記一次轉移(周期延遲)時間為T0，由于能量/時間即EC/T0=P(功耗)，而如果取最壞情況充放電周期為T(其中充電T/2，放電T/2)，則此時的功耗級為

從而功耗周期延遲積(P×T，PDP—PowerDelayProduct，又稱為速度功耗積(SPP，SpeedPowerProduct))為

CL(VDD-VSS)2它實質上還是能量量綱。P×T維持常數意味著當電壓電容一定的情況下，即電平轉移耗能一定時，欲高速工作(T小)，則功耗P大；欲降低功耗P，則需將實際的T加大。P×T積只與電容和電壓有關，特別是與電壓的平方成正比。這一物理現象指出了降低功耗P的最有效途徑。

從P×T積的角度，降低電壓或者采用細線條工藝都有利于降低P×T而無害。但是事實上這將會加重其他方面的問題，例如噪聲容限等。在反相器的設計中，如果單純是為了提高門的極限速度，對于主要的影響因素，可采取如下措施。

(1)減少負載電容CL，包括門、互連和扇出電容總和。加速信號前沿和后沿的關鍵就在于要盡量減小電容的充放電時間常數。

(2)提高管子的寬長比W/L，即降低導通電阻。因為W/L就是方塊電阻的方塊數大小。但需提醒的是，此舉可能導致電容變大，包括擴散層電容和柵極電容。

(3)提高電源電壓VDD，加快充放電速度。需要注意的是，目前有一個降低電源電壓的趨勢，例如降為3.3V或更低。這樣，不僅減少電場效應造成的干擾，而且可以降低功耗。

因此，在門的速度、低功耗以及其他需求之間需要進行折衷選擇。3.1.4BiCMOS反相器

如同ECL和CMOS的門一樣，BiCMOS的反相器也有不同的結構形式，每一種的性能都會有些不同。在圖3-5中我們給出BiCMOS門的一種形式。通過對一種形式的分析，可以掌握其基本概念和工作原理。圖3-5通用BiCMOS門結構當輸入為高時，NMOS管M1接通，從而引起Q1導通，而此時M2和Q2關斷，結果是總的輸出為低電平。反之，當輸入電壓Vin為低電平時，將引起M2和Q2導通，M1和Q1關斷，結果是總的輸出為高電平。在靜態情況下Q1和Q2始終不應該同時導通，從而功耗會很低。在該BiCMOS結構中，采用TTL推挽做為輸出級，輸入級和倒相級用MOS實現，從而不僅獲得了大的電流驅動能力，而且也保持了CMOS的高輸入阻抗的優點。在雙極晶體管基極被關斷過程中，所設計的阻抗Z1、Z2就顯得非常必要，它們構成了釋放基極電荷的放電通路。例如輸入端出現由高到低的跳變，M1首先被關斷；而為了關斷Q1，其基極上的電荷必須盡快釋放掉，此時靠的就是Z1。添加這一電阻，不僅降低了跳變時間，而且同時還降低了功耗。因為，在跳變過程中會出現瞬間的Q1和Q2同時導通，這樣在VDD和Gnd之間就形成短暫的電流通路，其電流尖峰會很大，對功耗和電源噪聲將會造成嚴重的影響。因此，一個極其重要的原則就是將需要關斷的器件關斷得越快越好。通過分析，可以推導出下列電壓轉移特性曲線(VTC)。首先，電路的邏輯擺幅比電源電壓要小。先考察高電平情況，當Vin為0時，PMOS管M2導通，使得Q2的基極為VDD。此時，Q2相當于一個射極跟隨器，這時的Vout上升到最大，即輸出高電平VOH=VDD-VBE(on)。

輸出低電平VOL的情況與此相似，當Vin為高電平時，M1導通,只要Vout大于VBE(on)，Q1將保持導通。一旦Vout到達VBE(on)，Q1關斷，這時VOL等于VBE(on)。當然，如果時間允許，輸出電壓Vout最終將會通過放電到達地電平。設想經過一段時間后Q1已關斷，到地的通路則為M1

Z1。由于這一通路的高阻值，放電將持續較長時間，所以假設此時VOL=VBE(on)較為合理。這樣，整個電壓的擺幅降低為VDD-2VBE(on)。它不僅降低了噪聲容限，還增加了功耗。假設圖3-5具有單個BiCMOS同類門扇出，如果Vin=0，其輸出電壓為VDD-VBE(on)，無法將后續門的PMOS管真正完全關斷，因為VBE(on)約等于PMOS管的閾值電壓。這就形成了靜態漏電流Ileakage，從而引起功耗。人們對此提出過不少解決方案，為的是使門的邏輯擺幅盡可能接近或等于電源電壓，但電路復雜度隨之增加(詳見參考文獻——甘學溫所著《數字CMOSVLSI分析與設計基礎》)。除了上述差別之外，BiCMOS反相器的VTC則和CMOS的VTC非常相似。

BiCMOS的傳播延遲由兩個因素造成：

(1)雙極晶體管的導通和關斷。

(2)負載電容的充放電。

飽和晶體管基區電荷的充電和放電需要很長的時間，嚴重地制約了門的速度，所以最要緊的是設法使雙極晶體管遠離飽和區。BiCMOS門的一個精彩之處就是其結構可以防止Q1和Q2進入飽和區。它們要么是截止，要么是前向有源模式。例如，對于高電平輸出VOH的情況，Q2處于前向有源模式，PMOS晶體管M2等效為電阻，確保Q2的集電極電壓總是高于其基極電壓。另外，當輸出為低時，M1等效于在晶體管Q1集電極和基極之間的一個電阻，阻止了器件的進一步飽和。這樣，基極電荷保持在較小值，使得器件的開關速度加快。根據上述分析，一般認為影響BiCMOS門速度的主要因素是電容的充放電。為了分析反相器的瞬態特性，假設電容主要是負載電容CL。首先考慮輸出由低到高的跳變，可以根據圖3-5畫出等效電路。此時M1已經關斷，Q1隨著基極電荷經由Z1放電也徹底關斷。負載電容CL經由M2、Q2組成的電流放大器充電，M2的源極電流饋入Q2的基極，再乘以Q2的βF(假設Q2工作在前向有源區)。這樣就形成了大的充電電流(βF+1)(VDD-VBE(on)-Vout)

/Ron(設PMOS管的等效導通電阻為Ron)。輸出由高到低的等效電路與之相似，M2被關斷，Q2經Z2也被關斷。M1、Q1又一次組成βF電流放大器。設NMOS管M1的

等效導通電阻為Ron，則放電電流為(βF+1)(Vout-VBE(on))/Ron(假設Ron<<Z1)。這種電流放大系數使得BiCMOS對于大負載電容的效果要比CMOS好得多。

總之，BiCMOS反相器具有靜態CMOS的大多數優點，例如噪聲容限大、輸入阻抗高、功耗低、集成度高等。而且，由于采用雙極推挽級輸出，它比起CMOS來說，具有極好的大電流驅動容性負載的能力，從而速度較快。其缺點是增加了門的復雜度，工藝也更復雜，造價也隨之提高。

3.2存儲器和I/O電路

3.2.1存儲器

在設計一個完整的片上數字系統時，存儲器將占芯片相當可觀的一大塊面積。有人經過計算指出，將來SOC中存儲器的面積將占芯片總面積的90%以上。對于由多種模塊組成的SOC，片內存儲器可以分為通用存儲區、共享存儲區、專用存儲區三種。用于存儲布爾量的存儲電路，主要是利用正反饋維持或電容存儲。片上存儲的優點是可以減少外圍電路；缺點是占面積太大，這往往是設計師最傷腦筋的事。無論是片內存儲還是片外存儲，控制電路總是必不可少的，需要設計師精心設計，因為它直接影響系統的性能、功耗和可靠性等。在流行的微處理器芯片中，高速緩存(Cache)屬于通用存儲機制，占據芯片面積的一大半，并且還有繼續增加的趨勢。Cache追求速度快，一般采用的是移位寄存器組成的位并行讀寫寄存器堆，比算術邏輯單元中的寄存器組規模要大。與處理器有關的存儲器，從最內核到最外層的海量存儲器，其規律是速度越來越慢，占面積越來越大，訪問頻率越來越低。同時，這些存儲器的物理位置也越來越多地從片內轉移到片外。對于基于PCB板的數字系統，例如DSP系統、工作站、微計算機系統，采用1GB的內存(內總線可訪問存儲器)已經很平常，其原因就是完成數字數據處理總難免要面臨非常巨大的數據量。本章以半導體電路存儲器為主進行討論。

1．分類

半導體存儲器的分類如表3-1所示。

我們主要關心的都屬于半導體存儲器。目前的種類有：

(1)?SRAM—態隨機存儲器，包括雙端口SRAM。

(2)?DRAM—動態隨機存儲器，包括三管DRAM和單管DRAM。

(3)?FIFO/LIFO—一類非隨機的順序存取存儲器，其花樣繁多。

(4)?EPROM—一類非揮發性的可改寫只讀存儲器。

(5)?ROM—只讀存儲器。

(6)?FLASH—閃存。每一種存儲器的詳細分類由表3-1給出。只讀存儲器采取對晶體管編程的辦法來改寫所存的數值。其中的FLASHE2PROM又稱閃存，是1984年發明的。它將EPROM和E2PROM工藝相結合，已經變成一種最流行的結構。它的密度與EPROM相當，而又具有E2PROM的靈活性。其性能價格比具有很大的優越性，

應用日趨普遍。早期，采用0.6μm工藝的單片存儲規模已經可以做到2MB，其訪問存取時間為58ns。較新的單片規模已經達到1GB。

在基于微處理器的體系結構中，存儲器是一個主要的構件。在設計數據通路時它也是一項不可回避的內容。盡管系統設計師在設計存儲器電路時，常常是調用經過精心設計好的現成單元，但是弄清楚它們的工作原理有助于系統設計時合理地采用。在有些情況下系統設計師也可能要直接介入記憶單元電路的設計。存儲器外圍控制電路的設計會碰到許多問題，包括存儲陣列結構和地址譯碼器設計。這里的首要問題是各種時序要控制得當。第二個問題是信噪比設計，需要注意去除字線到位線之間、位線到位線之間的耦合或采取更有效的隔離措施。第三個問題是驅動的隔離與緩沖。其他還有漏電流、成品率等指標也需要進行設計。

我們可以用數字組合邏輯電路來構造記憶單元。但如果在晶體管底層結構的級別上精心設計存儲思路，就可能設計出速度又快、面積又小的記憶單元。因為記憶單元的用量大，值得花較大的工夫。現在大一點的ASIC芯片上包含適量的存儲器和微處理器內核已經越來越普遍，這一趨勢就是嵌入式SOC的一個特點。下面給出有關設計的舉例。

2．設計舉例

1)?SRAM單元

靜態隨機存取(SRAM)單元的原理示意圖如圖3-6所示。圖3-6SRAM單元原理示意圖

2)單管DRAM

單管1bit的動態隨機存取(DRAM)結構如圖3-7所示。其中存儲用電容的情況有所不同，可以分為兩種：三層多晶組成的疊層(Stacked)電容以及填滿多晶的溝槽(Trench)電容。

由于MOS管的高阻抗，所存儲的電位靠電容自然放電的時間常數RC很大，一般是毫秒數量級。為保持數據的新鮮，采用刷新電路利用1%?的時間間隙動態地將數據刷新。基于同樣的原因，在讀取數據時，不論數據原始電平是高還是低，都需要事先將位線預充電到0.5(VH-VL)電平，判斷并完成讀取后再將原電平加以恢復。目前已經有商品化的256MB大容量的單片DRAM。DRAM的普及使得許多系統設計師選用DRAM作為系統的大容量存儲器。為此就需要設計與DRAM配套的控制器電路。關于這種控制器，也已經出現了許多現成的商品化IP核。圖3-7單管DRAM結構圖3.2.2I/O電路

一般，CMOS電路的I/O單元需要電路設計師和IC版圖工程師共同設計完成。舉例來說，雙向I/O電路的設計如圖3-8所示。

當輸出使能為高時，允許來自圖中左邊的芯片內部數據可以輸出；當使能為低時，反相器被封鎖，允許位于圖中右邊的外部數據可以輸入。圖3-8雙向I/O電路設計設計ASIC的I/O電路時需要考慮以下幾個主要問題。

(1)增大驅動能力，降低壓擺率，使得信號上升邊陡峭而不發生退化。

(2)降低由于鍵合回路電感較大而造成的電源彈跳(Power-supplyBounce)。另一方面，為了降低電源彈跳，也要限制同時進行開關動作的輸出端(SSO)個數。

(3)進行消除靜電效應的電路設計，以免芯片在使用過程中被損壞。

(4)努力消除閂鎖效應，以確保芯片能穩定可靠地工作。

對于可編程ASIC，即FPGA一類器件的I/O單元，也需精心設計，其內容包括直流輸入/輸出、交流輸入/輸出、時鐘輸入、電源輸入等。直流和交流主要是根據信號頻率和負載情況(阻性或容性)來劃分的。在實際設計FPGA時還將會面臨更多具體的問題。

3.3數模混合ASIC概略

系統設計中經常需要采用數模混合電路。其中的模擬電路一般離不開從最底層設計做起，因此，本節簡要從底層介紹模擬ASIC電路的設計。但是，除了從最底層入手之外，對于小信號模擬電路的設計，也可以采用標準單元法。如果這時將數字、模擬兩個標準單元混用，就可以進行數模混合電路的設計。國際上，也有人一直在研究采用AHDL語言設計模擬信號處理用的電路和芯片。3.3.1模擬ASIC要素

1．合理選用電阻電容

在芯片內制作電阻，尤其是電容的成本太大，而且制作的精度也難以保證。所以，在芯片設計中要盡量少用電阻和電容。舉例來說，基區擴散電阻大約在50Ω～50kΩ/□?的范圍。有些工藝生產線的離散性很大，其相對誤差在(ΔR/R)<±20%之內。關于電容，常用的PN結電容、MOS電容占芯片面積都比較大。

2．恒流源偏置設計

關于恒流源偏置電路的設計，一般原則如下：

(1)一般不直接用電阻分壓，而是用有源器件設置偏置。

(2)可以通過控制版圖器件尺寸來實現對偏置的要求。

(3)有源偏置電路主要采用恒流源、電壓源和電平位移電路。

①恒流源又稱電流鏡，一支路流過參考電流，其他支路跟蹤該電流(偏置相同)。

②除基本恒流源之外，還有比例恒流源、Widlar、Wilson、PNP管恒流源。

③各級之間采用直流耦合時會發生電平位移，必要時可用位移電路再加以回調。

3．復合管和差分對

在各種放大器中，復合管(達林頓管等)和差分對應用最多。運算放大器也應該屬于這種類型。

4．非線性電路

模擬電路中的非線性電路名目繁多。其中，乘法器的品種多，用途也很廣。其他的還有比較器、振蕩器、鎖相環等。

5．CMOS器件

CMOS工藝可以制作各種模擬器件，應用前途廣闊。CMOS器件有許多優點，例如輸入阻抗高、功耗低、便于直接耦合等。采用開關電容制作的濾波器可以實現濾波，其中的器件種類包括電容、模擬開關、帶運算放大器的積分器等。3.3.2模擬標準單元

下面，我們介紹幾種基本的模擬標準單元的電路設計，作為示例。

1．雙極型IC中兩種基本電路舉例

1)恒流源(電流鏡)

恒流源的電原理圖如圖3-9所示。

恒流源一般用于芯片內的偏置電路，因為芯片內不宜采用大的電阻與電容來實現偏置。由于如圖中所示的兩個晶體管位置緊鄰且同時制作，所以其Vbc、β是一樣的。

Ir=Io+2Io/β，若β>>1，則Io≈Ir，即Io2=Io追隨Ir變化。

這一設計的不足之處是：當β小時，Io與Ir一致性的匹配程度較差。圖3-9恒流源(電流鏡)的電原理圖

2)差分放大器

差分放大器的電原理圖如圖3-10所示。

根據上述電流鏡原理，輸出電流之差I1-I2就是對輸入V1-V2進行放大的結果。

這一差分電路的主要優點是它的共模抑制效果比較好。

采用這兩種基本電路，可以構建出其他多種雙極型標準模擬單元電路。圖3-10差分放大器的電原理圖

2．MOS型IC中基本電路舉例

1)運算放大器(即互導放大器)

運算放大器的簡化電原理圖如圖3-11所示。其中：

輸入：Vin=V1-V2

輸出：Iout=I4-I2≈I1-I2

放大器的互導：Gm∝Iout/Vin

。

在圖3-11中I4≈I1。這是因為恒流源電路實現了電流追隨，相當于電流值的轉移。根據定義，有

TanhZ=

在給定的范圍內允許近似得出

TanhZ≈Z由于Vin=V1-V2，這樣在一定的適用范圍內，經過推導再利用上述公式，可以導出以下比較合理有用的近似公式：

Iout≈γIbVin

或者是寫成對于一般差分對都比較有用的輸出電流與輸入電壓的關系式：

I1-I2≈γIb(V1-V2)

其中γ為一常數。圖3-11運算放大器的簡化電原理圖

2)四象限吉爾伯特(Gilbert)乘法器

四象限吉爾伯特乘法器有四個輸入/輸出參數：兩個輸入失調電壓、一個輸出失調電壓、一個乘法器增益。它的電原理圖如圖3-12所示，其示意框圖如圖3-13所示。圖3-12四象限吉爾伯特(Gilbert)乘法器電原理圖圖3-13四象限吉爾伯特乘法器示意框圖該乘法器用途十分廣泛，可用于乘法、除法、平方根、功率計、調制解調器、檢波、鑒相等功能和電路。

以其中一個N管的I3-V3關系為例，它的基本方程為

I3=Isexp((V3-VL)/VT)，其中VT=kT/q為熱電壓，Is為反向飽和電流。

參照圖3-12，充分利用在前面運算放大器中介紹的具有明顯物理意義的輸入/輸出近似關系式，可以推出：

I3-I4≈γI1(V3-V4)

I5-I6≈-γI2(V3-V4)

Io=(I3-I4)+(I5-I6)≈γ(V3-V4)(I1-I2)從而

Io≈βIb(V3-V4)(V1-V2)

這正是如圖3-13所示乘法器所具備的基本關系式：

Io≈α(V1-V2)(V3-V4)=α(Vx×Vy)

從而實現了輸出電流等于兩個輸入電壓之積的運算。式中的α、β、γ均為不同的常參數。

為改進該乘法器線性區并有更寬的動態范圍，還需要做一系列的預處理工作，以便得到真正的模擬信號乘法器功能。3.3.3模擬信號處理

模擬ASIC的范圍廣，設計變數多，又十分靈活。它對工藝的依賴程度很高，往往是一個參數指標的提高以犧牲其他的幾個參數為代價。因此，國內外的模擬標準單元庫很少。AnaCMOSLIB是CarverMead在進行神經元網絡(NeuralNetwork)研究時開發出的一個基于CMOS工藝并充分考慮了數模混合的模擬電路標準單元庫。庫中單元既可以彼此組合，也可以和數字單元組合，生成各種模擬電路或數/模混合電路。該庫的主要特點是庫單元可以按等比例原則縮放；幾何設計規則與工藝無關；首先設計成適合于3～1.2

m的CMOS工藝；設計成與MOSIS工藝兼容并有多家IC廠家的流片支持。在庫單元中包括運算放大器、積分器、微分器、模擬乘法器、加法器和濾波器等。另外，還有兩個模擬神經元：一個視聽單元(Seehear)，它可以從提供的映像中綜合出聲音來。另一個是硅視網膜(SiliconRetina)單元，它可以像生物視網膜一樣感受光并加以處理。在庫單元中還包括了用于第三代視網膜和光運動傳感器的芯片版圖。與3.3.2節中的單元電路對應的模擬標準單元和AnaCMOSLIB庫單元，主要適用于小信號處理電路設計。設計師可以采用半定制，即標準單元布局布線工具L-Edit/SPR進行設計。對于庫的調用貫串于從電路繪制到版圖設計的整個設計過程。Tanner軟件中有一些現成的庫，其相關內容包括：

模擬符號庫—AnaCMOS.lib；

工藝映射庫—Ana2TPR.mac；

標準版圖庫—AnaCMOSLIB.TDB；

2

m模擬標準單元庫—AnaN20u.TDB；

1.6

m模擬標準單元庫—AnaN16u.TDB。對這些庫進行分析驗證時，可以使用SPICE或者它的各種變形版本。

以運算放大器為例，AnaCMOSLIB.TDB中的運放TcAmp提供的主要開環技術參數有：

(1)開環電壓增益A：143dB。

(2)輸入失調電壓Vos：25mV。

(3)輸入失調電流Ios：<30nA。

(4)最大輸出電壓的動態范圍：Iopp=3.3V。

(5)差模輸入電阻Rid：1.8M

。

有關模擬小信號處理及神經網絡方面的詳細內容請參見CarverMead于1989年所著《AnalogVLSIandNeuralSystem》一書。

3.4ASIC半定制技術

前面已經討論過模擬ASIC電路的設計，本節主要介紹數字ASIC的設計技術。

3.4.1ASIC設計形態

ASIC是IC的一種，是面向應用的專用芯片，其設計賴以存在的形態受到特定應用的極大制約。同時，設計ASIC所用的EDA工具也規范了設計的方法。對設計技術的進一步約束還來自后端的IC加工制造廠家的不同工藝。

1．IC形態分類

ASIC是一種具有專門用途的器件級芯片模塊，但是通用IC和專用IC沒有本質上的區別。下面的分類指出，ASIC是IC的一個子集。按照自上而下的設計原則，根據電子產品與系統的總體功能劃分，ASIC應由電路與系統工程師自行設計，再交由IC生產廠家(Foundry)加工制作。全世界每年生產的ASIC品種在幾萬種以上，這些ASIC已經成為電子信息產業發展的基石。

IC總的形態分類如下：

2．ASIC設計工具

1)高層系統設計工具

Cadence-Alta的信號處理工作站SPW；Synopsys的VHDL及VerilogHDL設計綜合器等。這些工具都可以綜合生成RTL級的電路網表。

2)電路設計工具

用于模擬電路設計的有：Hspice；Cadence的Spectre、Pspice；Star-Sim等。

用于數字電路設計的有：Cadence；Mentor；Innoveda等。

它們都可以輸出EDIF格式的電路網表。

Hspice有最好的仿真精度和慢的電路仿真速度；Pspice的功能與其相當，但模型簡單；Spectre有快的電路仿真速度、好的收斂性和比Hspice略差的仿真精度；用于數模混合電路設計的Star-Sim，具有很好的電路仿真速度。

3)版圖設計工具

Cadence；Avant!；Tanner等。它們都可以輸出CIF和GDS等格式標準的版圖。

3．ASIC加工渠道

無論是全定制還是半定制設計，都需要IC廠商來實現制造。由于各廠商的生產環境、生產技術水平各異，因而加工渠道就會有多種選擇。現將可選擇的IC廠商列舉如下。

大陸內地的有：模擬電路廠家有電子24所、214所等；數字電路廠家有華虹、華晶、771所、47所、772所、上華、中芯國際(SMIC)等。

大陸境外的有：韓國的金星、三星；中國臺灣的CIC、TSMC、UMC；日本的VDEC、Epson、Toshiba；美國的MOSIS、Harris、TI；歐洲的Eurochip等。3.4.2門陣列設計技術

采用門陣列方式進行設計的理論基礎是：任何一個邏輯功能都可以由基本功能單元組成。而基本功能1、0、a!(這里用a!表示a的非)、ab、a+b又可以由某一個完備的邏輯函數經過有限次同類函數的各種互連組合而完成。與非門Nand就是這樣的完備函數，而反相器Inv就不是。根據這一理論，在門陣列芯片中預制了大量由同種門組成的底層陣列。這些等待做最后互連布線設計制作的門陣列半成品，被統稱為母片(Master)。對于這些事先已經完成了底層電路制造的母片，只需要根據用戶芯片內各器件間互連關系的不同，制作不同的反刻鋁掩模版，并最終完成金屬布線。門陣列是用大量同種門單元組成的陣列，這些基本門通常采用三輸入與非門一類的完備邏輯函數。設計門陣列單元時，在排列緊密的單元行之間預留有布線通道。

門陣列的設計師與IC制造商的主要接口形式是電路網表。據報道，已經有250萬門規模的門陣列母片，仍然可以允許用戶提交電路網表。但是，當工藝光刻線條越細時，這種方式越不宜采用。

1．激光布線門陣列系統

激光布線門陣列采用激光直寫技術。在已經加工好的半成品母片上，布線層事先全部用鋁覆蓋。在計算機控制下根據用戶電路需要用激光有選擇地對布線層上的鋁進行燒斷完成電路布線。下面，我們以航天772所的Lasarray激光布線門陣列系統為例，具體加以介紹。

1)激光直寫(DWL，DirectWritingLasarray)技術

這種工藝有如下特點：

(1)在進行電路設計時不需要考慮IC版圖。

(2)電路設計完成之后可以直接制造，真正實現EDA/CAM一體化。

2)激光門陣列母片類型

母片的分類如表3-2所示。以HCMOS，2層金屬工藝為例，該母片中已經實現了CMOS/TTL兼容接口，并實現了三態、反相、開漏輸出、添加上拉電阻等。

3)設計須知

在這種針對性的設計中，有一些如下需要遵循的設計原則：

(1)一定是非冗余設計，設計時盡量采用簡單邏輯。

(2)盡量不要用內部門電路作延遲。

(3)內部電路盡量不要有三態。

(4)芯片內部門的利用率最多可以超過90%。

(5)引向芯片外的電源VDD和地引腳數目必須要充足。

(6)內部各個觸發器的置位端不宜懸空。

4)邏輯設計與驗證

該系統的設計驗證環境可是任一個具有數字電路仿真驗證功能的EDA工具，如各種版本的OrCAD或其他EDA軟件。只要有相應的符號庫和參數庫就能進行設計。例如，可以很容易地在早期的OrCAD/SDT、VST庫的基礎上進行二次開發，建立自己的設計與驗證環境。如果自己暫時沒有相應的符號庫和參數庫，這時要做的開發工作有：

(1)在OrCAD/SDT中重建符號庫Base.lib、Pads.lib、Flipflop.lib。

(2)在OrCAD/VST中重建參數庫，即用DSF格式將HCMOS參數加以建造并進入Model.lib庫中。

這些也可以由芯片加工線負責提供或最終合作完成設計。

5)?Lasarray單元庫

航天772所Lasarray激光布線門陣列系統的庫單元內容十分豐富。其主要單元庫有Base.Lib、Pads.Lib、Flipflop.Lib、Las74.Lib、Bondpl.Lib、Lsicell.Lib和lsifunc.Lib等，經常要用的是前5個。這些庫又分為符號庫和參數庫，基本的單元有數字邏輯門、緩沖器、觸發器和鎖存器等。符號庫是通用的，只有當選用的母片即工藝線寬不同時，參數庫中的電參數才是不同的。

2．掩模門陣列

3

m硅柵CMOS門陣列是典型的成熟產品之一。以我國華晶公司為例，根據該公司提供的參數手冊，該類門陣列為單層金屬布線，主頻時鐘5～10MHz，最高翻轉頻率60MHz，輸出驅動電流4mA，輸入可以與TTL、CMOS兼容，82個各種單元。目前國內大多數IC制造廠家的門陣列已經超過單片數十萬門。

3．現場可編程門陣列(FPGA)

FPGA是一種事先已經給出布線資源的門陣列。不過，在所布的互連線之間多了一些可編程的連接開關，用戶可以通過編程完成所選定的電路連接關系。在第5章將重點介紹比較流行的XilinxFPGA/AlteraCPLD的設計。3.4.3基于標準單元庫的設計

標準單元法設計的基礎是依靠千錘百煉的標準單元庫。標準單元分為電路符號庫、功能參數庫和實體版圖尺寸庫三類不同的庫，SPR(標準布局布線)就是針對后者進行的。Intel公司的奔騰4的CPU除了鎖相環和時鐘電路之外，主要是采用標準單元設計。下面以EDA工具Tanner的標準版圖單元庫為主進行介紹。

1．標準單元庫的結構特征

標準單元庫的結構如圖3-14所示。不同單元的寬度允許不同，但是左右間可以直接對接。單元庫的特點如下：

(1)單元庫包括基本單元、宏單元、I/O單元。

(2)在結構特征上，所有基本單元和宏單元都具有標準的相等高度，但一般不要求等寬。

(3)?VDD、VSS引出端分別在上部和下部采用金屬1引出。

(4)單元的信號端口采用多晶硅或金屬2從頂、底或同時從頂、底端引出。

(5)最簡單的一種是雙層金屬、單層多晶硅、硅柵、N阱、CMOS。當布線層超過5層時，布線通道可以取消。

(6)由各制造廠家提供0.8～3μm(其中包括1μm、1.2μm、1.5μm、2.0μm等)的N阱、P阱庫。圖3-14標準單元庫的結構特征

2．單元庫中單元的功能特點

(1)以比較成功的一種庫CMOS3.TDB為例，它包括：

①小規模模塊SSI.TDB——基本單元，I/O單元，測試單元。

②中規模模塊MSI.TDB——較大一點的功能單元。

(2)工作電壓為3～7V。

(3)滿足軍用標準中對環境溫度的要求(-55～125℃)，并且已經經過實用的驗證。

(4)采用這種單元設計并完成投片所得到的芯片，其實際系統時鐘可工作在20MHz以上。這時的時鐘可允許通過3～4個層次的子電路模塊，每一層次輸出可以有2～3個扇出。

3．庫單元舉例

標準單元庫有很多種，CMOS3.TDB只是其中的一個。CMOS3中的所有庫單元都經過長期的實際應用。該版圖庫的內容非常豐富，例如全加器等，使用起來非常方便。

全加器1850是CMOS3庫中一個有代表性的宏單元。這一庫中標準單元的統一高度是150

m。關于寬度沒有統一的標準，這一全加器的寬度是168

m。全加器共有5個信號端口，它們分別是：加數輸入A，被加數輸入B，低位進位輸入C，兩數之和輸出S，高位進位輸出Co。如果在原理圖設計中有全加功能符號單元，與其對應的版圖單元在自動布局布線時就直接被自動調用。當然也可以手工調用。記A為加數，B為被加數，C為低位進位，則全加器的邏輯方程式為

求全加和：S=A⊕B⊕C

求進位：Co=AB+BC+AC

有一種比較獲得公認的全加器設計是采用下述二式：

Co=AB+Ci(A+B)

S=ABCi+Co!(A+B+Ci)

在實際的版圖構建中共耗費28個晶體管(見本章課程設計習題1)。

在標準單元庫中，近年來又出現一類“編譯單元”，很有特色。同一類可編譯的單元門可以有不同的版本，它們的面積、功耗和速度都不同。單元庫中單元的延遲和功耗都是負載電容和上升邊的函數，終端用戶要根據扇出和電容情況來確定參數。3.4.4SOC平臺式設計

正因為有了前面的許多設計積累，近年來出現了以下幾類更抽象的SOC平臺式設計方案和途徑，在第1章中對此已經有所介紹。SOC平臺中的核和架構是它們主要的區分標志。

(1)基于專用DSP核的芯片設計。

(2)基于嵌入式微處理器核的芯片設計。

在這些核及其結構框架核基礎設施之上，完成基于各種參數化IP的芯片可重構設計。

對SOC平臺方式和品種的選擇依據，主要是功能、性能、成本和研制周期。平臺式的設計在降低成本方面，包括一次性投入(NRE)成本和重復性生產成本兩類，都更加適應市場的需求。

3.5平面規劃與布局布線

如果將陜西省的版圖比喻為一個待設計的空白芯片，從秦始皇開始就確定了西安塊和延安塊的物理位置。這就是平面規劃，在ASIC設計中對應于芯片布圖(Layout)設計的開始。對于西安塊，從解放后進一步詳細確定了西安交通大學和西安電子科技大學兩個單元的位置，這就對應于布局。近年來給出的西安到延安的西延鐵路、西延高速公路互連線，西安交通大學和西安電子科技大學之間的二環路等多個塊間、單元間互連線實體就對應于布線。今后的能工巧匠們必將用類似的布圖設計繪出更美的陜西版圖。

ASIC版圖的設計過程也有與前面城鄉建設相雷同的設計環節，有關芯片布圖設計的基本流程如圖3-15所示。

如果宏單元和系統電路設計均已完成，系統設計師最好能積極參與ASIC芯片的版圖設計。在芯片設計前期，就應該考慮將來的平面規劃，心中的草圖就是一種布圖預算。圖3-15ASIC版圖的布圖設計基本流程3.5.1平面規劃

平面規劃包括全面規劃、預布局和預布線。它確定芯片平面內宏觀的模塊布局規劃及全局性的布線安排，包括：結構固定的功能塊，結構待定的靈活功能塊的擺放位置。所謂結構待定，是指塊中的單元間可能并攏，也可能分開，可能要做必要的移動等靈活調整。預布局之后不需要連線，即可以立即先進行熱分析。平面規劃(Floorplan)是正式布局布線前的準備活動，它的輸入是設計完成的系統模塊功能劃分(Partition)和電路宏單元級網表。平面規劃的任務是在芯片中安排模塊位置，決定I/O壓焊塊的位置，決定電源壓焊塊的個數和位置，決定電源和時鐘的分布方案，從而規劃出版圖設計的總體結構藍圖。它的目標是力圖達到芯片面積和速度等約束準則下的最優化綜合設計。為此這里要首先給出最好的芯片全局安排。當設計一個葉單元時，我們采用晶體管和過孔作為基本元件；而芯片平面規劃所用的宏單元元件則是加法器、寄存器、有限狀態機(FSM)等劃分好的構造塊。平面規劃和葉單元設計的主要區別是平面規劃所操作的元件比連接它們的連線要大很多。不同的規劃將導致不同的版圖分析和優化設計，有些文章常常公布的就是這些輪廓，如圖3-16所示。規劃要對全局的I/O、電源、地、時鐘和預留布線通道做出恰當的總體安排。由于在深亞微米工藝中，互連延遲超過門延遲，因此進行平面規劃時要特別關注盡量減少全局互連。圖3-16ASIC版圖的平面規劃各種不同形狀、尺寸的功能塊類似于建筑用的磚頭，互連線類似于粘接用的灰漿，所以有人稱平面規劃為磚頭——灰漿(bricksandmortar)式的版圖設計。

平面規劃程序首先將芯片中大的元件位置放好，朝向也確定好；在各元件之間為必要的走線留有足夠的布線空間。相互之間的連線越復雜，磚頭—灰漿式的布線難度比標準單元就越大。全局布線實質上就是一種預布線，它并不真正地布線，只是選用布線通道，對塊內、塊外的詳細布線作出規劃。全局布線雖未真正布線，但是可以將實際互連線的長度以及RC延遲進行比較準確的預測，誤差范圍在5%以下。因此可以進行比較有把握的精確反標注，將互連線長度或RC延遲等參數反標注到原設計各節點中，以便進行布線后仿真，徹底解決時序問題。目前在反標注數據時，普遍采用的是SDF(StandardDelayFormat)格式來描述電路門延遲和互連線延遲。有一個新穎的應用思路是將這種SDF數據用于綜合過程中的前標注，以便得到優化的綜合結果。對電源線、地線、時鐘線的布置是最需要講究的。電源和地線的交指(Interdigitated)型梳狀結構如圖3-17(a)所示，這種結構的優點是使得電源、地線離供電元件最近；而時鐘分配線的樹狀結構則如圖3-17(b)所示，為的是實現到葉單元的等延遲傳輸。圖3-17梳狀電源、地線和樹狀時鐘布線的結構圖3.5.2布局

平面規劃完成后緊接著的任務就是布局。布局就是根據約束條件(例如使整體互連最小化)將各個元件位置最終安排停當，為后續的布線創造良好的條件和環境，例如給出適當的預留布線通道等。

布局對功能塊和塊中的單元給出詳細的、確定性的擺放位置，并根據布線金屬層數和連接復雜度決定布線通道寬度。

布局的類別有許多種，下面加以說明。全定制布局設計全是由手工完成，包括后面的布線也是由手工完成。這種設計方法特別適合于模擬電路。

標準單元布局設計除了預留水平通道外，垂直方向還有單獨的穿越單元(FeedthroughCell)提供電源、地或者必要的引線空間。一般標準單元本身至少要用一層金屬完成自身布線，這樣，通道中的金屬1要橫向布線，金屬2需垂直布線。如果有金屬3，則又是水平布線。布局確定了塊和單元的詳細擺布，同時也根據互連密集程度，即所需的線條數來確定通道的寬度。常規的門陣列分為通道門陣列和無通道門陣列。前面已經介紹過，通道門陣列與標準單元基本一樣。一般常說的門陣列就是指通道門陣列。下面再介紹一下無通道門陣列(又稱門海)。

無通道門陣列有點接近于全定制，它將門本身所需的金屬層布線以及單元間的互連統一做定制考量。對無通道門陣列而言，如果需要在單元上走金屬布線，對應該門的多層半導體層將自動作廢。如果增加金屬布線層數，將使布線的自由度加大。

結構門陣列是相對于整個芯片而言的一個局部門陣列安排。這時，芯片上除了常規門陣列占用一部分面積之外，另外劃出一塊面積，允許增加某種其他模塊，例如RAM。關于布局的準則可以歸納如下：

(1)盡量減少互連總長度。

(2)創造條件盡量優先滿足關鍵路徑的時序需要。

(3)努力設法使互連的擁擠程度最小化。

目前比較著名的算法有迭代改善算法、模擬退火算法、時序驅動算法等。

由于布局后的塊間和塊內的間距大致確定，從而電阻、電容也大致確定。這樣就能夠算出粗略的延遲量，將這些延遲參數反標注加到前面原理圖的對應器件的節點上，就可以用于進行初步的版圖設計后仿真。這樣做能提前發現問題，便于快速反饋處理。3.5.3布線

布線是版圖物理設計的最后一步，它將最終給出全部單元端口之間的所有物理實體互連線，包括線長、線寬、過孔等都將最終確定。

在完成全局布線的基礎上，布線指的就是詳細布線。

詳細布線對前述規劃的塊內、塊間布線要求加以詳細實施。根據各種約束和指導，可以采用面積優先布線、時序驅動布線、多層布線、迭代布線、有網格布線、無網格布線、時鐘布線和電源地布線等各種不同的策略和技術。

1．布線目標

布線階段算法的一般目標是：

(1)互連布通概率最大化。

(2)總的互連線長度最小化。

(3)關鍵路徑延遲最小化。

上述目標之間會出現矛盾，需要折衷處理。但尤其要注意優先滿足最后一條，因為到了布線階段，時序改善已經到了最后階段，它的余地已經是比較小了。單元設計通常總要用到第一層金屬資源，因此這時通道中的第一層布線要順著單元鏈方向走橫向，第二層就可以在單元上無顧忌地走豎線。對于單元內或單元間的短連線也可以采用多晶硅，所以這種情況有時也稱為是兩層半布線。

三層以上的布線比較容易，但布線中一個特別要考慮的因素是過孔、接觸孔個數應盡量減少，或者盡量設法避免。

2．布線須知

布線中其他幾個需要考慮的問題是：

(1)根據DC電流的需要確定電源、地線的線寬，避免發生電遷徙。

(2)時鐘線應主要根據延遲等待(Latency)和錯位(Skew)的要求，對某些線網要么保證絕對長度，要么保證相對一致長度。

(3)另外，由于AC電流下電遷徙失效程度不同，時鐘線及信號線的寬度也應根據規則單獨設計。

3．設計檢查

在布線完成之后的版圖設計階段內，還需要做最后幾件事：

(1)設計規則檢查(DRC)。

(2)電氣規則檢查(ERC)。

(3)版圖電路校驗(LVS)。

(4)版圖參數提取(LPE)及后仿真。

大多數半定制設計中的布局布線都是用EDA工具自動完成的，個別特殊情況下才需要人工介入。設計師了解上述布圖過程細節的好處在于可以增強對功能的理解，自覺主動地設法去提高版圖的設計質量。或者，在自動布局布線已經完成的基礎上，再進行少量局部的人工修改。

3.6IC版圖設計與電氣規則

本書一直圍繞著ASIC設計來介紹相應的IC制造，本節亦然。受到IC制造商所具備的制造工藝極限條件和具體要求的限制，設計過程在移交制造前的最后一道把關環節，就是基于規則的設計后處理后驗證技術，可以算作DFM——可制造性設計中制造前審查和前處理的一部分。在面向制造的設計中，各種規則的審查詳細規定出對設計的限制和約束。它們實質上代表更多的是制造中的種種限制，而并非對設計自身的限制。只是，這些限制要在設計階段作為規則予以反映和體現。一般的EDA軟件都有DRC(設計規則檢查，DesignRuleCheck)和ERC等版圖正確性檢查模塊，必須正確有效地使用，以期提高設計制造質量。3.6.1TannerTools設計流程舉例

TannerTools是電子設計專業技術人員的ASIC設計輕型工具，具有簡便、易學、實用、普及等特點。整個軟件基于PC機平臺，功能包括原理圖繪制、邏輯仿真、電性能仿真、版圖編輯、版圖參數提取和版圖電路校驗等，并有和多種EDA軟件的接口。基于TannerTools的版圖設計流程如圖3-18所示。圖3-18基于TannerTools的版圖設計流程我們沿著圖3-18中的箭頭所示去理解整個設計流程。這里概括地做一總結，版圖設計流程主要涉及到以下三方面內容。

1)用于設計的三類數據庫

(1)繪制原理圖用的圖形符號庫SchemLib。

(2)用來加入工藝參數的工藝參數映射庫TML。

(3)設計電路版圖用的版圖庫SCMOSLIB。

2)設計中用到的四個工具模塊

(1)原理圖設計模塊SDT/ViewDraw，用于電路圖的輸入繪制。SDT的新版本是Capture。

(2)文件轉換模塊NetTran，用于幾個模塊間設計生成文件的格式轉換。

(3)數字電路仿真模塊GateSim/ViewSim，用于對數字電路進行邏輯模擬仿真。

(4)版圖設計模塊L-Edit，用于版圖設計。L-Edit模塊包括版圖編輯(Ledit)、自動布局布線(SPR)、設計規則檢查(DRC)、版圖參數提取(LPE)、版圖校驗(LVS)等版圖工具。3)六種設計生成文件的格式

這些文件以不同的后綴加以區別：

(1)原理圖圖形文件*.sch。

(2)原理圖網表文件*.wir。

(3)仿真用網表文件*.net。

(4)仿真用命令文件*.sim。

(5)布局布線網表文件*.tpr。

(6)版圖圖形文件*.cif。3.6.2設計規則檢查

設計規則是電路設計和工藝制造之間關于尺寸的接口約束，它的目的是確保電路設計在現有光刻條件下能順利地轉換為合格的硅掩模光刻版。工藝不同、生產廠商不同，其最小線寬和規則也就不同。所謂版圖設計規則就是版圖的尺寸規則。通常由EDA軟件在設計結束時，根據這些規則進行DRC檢查。

版圖由三類構件——晶體管(含R、C)等元器件、互連線、連接孔(含過孔)組成。設計規則規定了一系列最小線寬、最小間距規則，包括：

(1)對元件(例如晶體管)的尺寸規則。

(2)對元件的互連(例如線寬)規則。

(3)對元件相互間以及互連線間的間距規則。

例如，在MOS結構中對于G和S、D的交叉，要求二者都要多延伸出來一段，如圖3-19所示。

G的延伸是要保證S、D不短路，S、D的延伸是為了能保證正常引出與連接。

從另一角度看，版圖由不同的層構成。這些層中包括：襯底、阱、擴散區(可以作有源區)、接觸孔選擇區、多晶硅、多層金屬、接觸孔和過孔等層。設計規則也規定了同一層和不同層的元件圖形及其相互關系的約束規則。圖3-19ASIC版圖G和S、D交叉前面給出的層內規則主要是指線寬和間距。關于層間規則，它包括如下三個方面：

(1)元件層間規則。包括有源區和阱邊界的間距；有源區和柵極的相互覆蓋對準。

(2)連接孔(接觸孔和過孔)規則。接觸孔連接金屬和有源區、多晶硅；過孔連接多個金屬層，在需要連接的兩層金屬層之間的絕緣介質層中造成一個孔即過孔，然后灌滿金屬實現連接。一個連接孔的尺寸可以為4λ×4λ(λ是一個無量綱的單位)，可以為1、2或0.5μm等。對于過孔，要求被連接的兩層面積大于SiO2切口面積。

一個大芯片中可能有幾百萬個過孔，每一個孔都有一定的面積要求，因為太小或太淺都會造成失效。影響過孔成品率的因素很多，包括切口大小、形狀和間距等。

(3)阱、襯底與電源、地規則。電源、地之間正確可靠的接觸對電路可靠性工作至關重要。例如在多點接地時，要極力避免形成寄生閂鎖電路。選擇區的主要功能就是實現有效的歐姆接觸。

從本質上說，設計規則是一種折衷的產物。因為一方面希望在單芯片內裝入盡可能多的電路；另一方面又要盡量避免或減少制造故障，提高成品率。這里說的故障包括線開路、短路和晶體管失效。線條太寬且間距太小時容易短路；太窄又容易斷線。事實上每個工藝階段技術參數的偏差都會造成故障。例如，光刻階段局部材料變化就可能影響后面的擴散過程。總的成品率等于各元件成品率之積。

注意，這里以及后面所述對底層的設計規則和電氣規則檢查，主要是針對全定制而言的。3.6.3λ和SCMOS設計規則

1．λ設計規則

1980年，Mead提議用無量綱的單一參數“λ”來表示特征尺寸，建立以λ為標注代號的各幾何尺寸間的函數約束關系。

λ作為版圖設計中用于標識尺寸的待定參數，可以被統一代入1、2或0.5μm等具體單位。

各個被標識的尺寸隨著λ的含義變化而同時線性縮放。這樣，針對不同的具體工藝，只要將λ代換為絕對尺寸，則所有的標識尺寸都隨之變成為絕對尺寸。基于“λ”的版圖設計規則，實質上就是一種可縮放的設計規則(ScalableDesignRules)。早期的λ=1.5μm，后來逐漸達到λ=0.1～0.4μm。雖然工藝變了，但只需將λ的含義改變一下，設計圖紙可以照樣延續使用。現在除了專用電路以外，3μm工藝已經采用得不

多了。

采用λ規則設計的優點是：

(1)可以延長設計數據的壽命。

(2)可以方便地將設計圖紙移植到不同廠家加工。采用λ規則設計的缺點是：

(1)一定范圍內適用，例如3～1μm，如果是亞微米就不適用，因為不同層之間關系呈現非線性變化，而不應該簡單地線性縮放。

(2)為了滿足各種工藝，采用保守設計，對整套規則按照最壞情況將尺寸適當放寬，版圖面積必然比較大。

(3)用其設計模擬IC時不太合適。因為上述缺點，目前工業界對λ規則的興趣逐漸減弱。當電路密度上升為主要矛盾時，工業界更愿意直接采用微米規則，即采用絕對尺寸規范設計規則，從而最大限度地發揮給定工藝的潛力。不過，這時的移植加工相當麻煩，需要借助于手工或者更先進的EDA工具。

2．SCMOS設計規則

美國的MOSIS機構推出SCMOSLIB標準單元庫就是根據λ規則而設計的，它一度受到電路設計研究開發人員的普遍歡迎。目前，當需要手工設計CMOS版圖或版圖單元時，可以參考具體SCMOS版圖的λ規則。通常最小線寬尺寸取為2λ，例如1.2μm工藝，這時應取λ=0.6μm。

SCMOS規則的基礎仍然是λ規則，因此它是一種可升級的設計規則。

關于詳細的MOSIS、SCMOS設計規則，可以訪問查詢有關網站/1/mosis，此處從略。在特征尺寸變小時，往往設計師會試圖加大芯片密度，在原來電路基礎上添加某些新的電路模塊。這時，設計師不必擔心電路規模變大、互連線變長會造成的速度下降。因為尺寸縮小又是芯片速度變快的一種因素，兩種因素合成的折衷結果是芯片整體性能不致明顯變壞。假設原先設計采用了SCMOS規則設計，對于原設計部分就不必改動，也不必重新設計。

SCMOS有許多規則，其中典型的最小間距及尺寸規則如表3-3所示。

3．3μm絕對單位制規則

國內華晶集團提供的3μm硅柵CMOS設計規則就不是可升級規則，它以絕對單位制定規則，不以λ為單位。該工藝所必需的8層版，按次序其版名如下：

(1)?P阱(阱區)版。

(2)有源區(薄柵氧化層)版。

(3)多晶硅版。

(4)?P+版，用于P+擴散(正版)。

(5)?N+版，用于N+擴散(也可以采用P+版的負版)。

(6)歐姆洞(引線孔)版。

(7)反刻鋁(金屬條)版。

(8)壓焊點版，用于刻出壓焊點。3.6.4電氣規則檢查

電氣規則檢查(ERC，ElectricalRuleCheck)是一種面向電氣設計的版圖檢查規則，它在在版圖設計中也是非常重要的一個階段。目前，比較好的EDA工具都具備這一功能。

進行電氣規則檢查，首先要區別大量不同的電路對象，例如簡單的邏輯門、寄存器、通路晶體管等，根據其不同的電氣特性要求制定一套版圖結構應該滿足的電氣規則庫，用于對版圖設計進行后檢查。

電氣規則檢查的前提是針對給定的版圖，可以按照各個節點和器件的已知某種對應關系識別出一個完整的實際電路。然后，針對這一實際電路，檢查某一電極所連的節點數是否合理；檢查某節點所連的某類元件的某電極數是否合理。電氣規則中包括大量的開路、短路、浮空、與電源和地的通斷關系檢查判斷。例如，版圖中有多處標有同樣的節點名，表明它們本該相連，電氣上屬于同一個節點，但到了實際的版圖上反而是開路，這屬于違反電氣規則。另外，不該是高阻的反而處于浮空狀態，應該接地的未能有效接地等都屬于違反電氣規則。

為了確保電路中信號的波形上升邊和下降邊能滿足一定的延遲寬度，也可以制定一個電