要摘要在科學技術迅速發展尤其是在通信領域以及電子信息方面的發展更為突出的今天，設計者需要一個高速通用硬件平臺來實現并驗證自己的通信系統和相關算法。FPGA（現場可編程門陣列）作為一種大規?？删幊踢壿嬈骷?，體系結構和邏輯單元靈活、集成度高、適用范圍寬，并且設計開發周期短、設計制造成本低、開發工具先進并可實時在線檢驗，廣泛應用于產品的原型設計和產品生產。與傳統的DSP（數字信號處理器）或GPP（通用處理器）相比，FPGA在某些信號處理任務中表現出非常強的性能，具有高吞吐率、架構和算法靈活、并行計算、分配存儲以及動態配置等優勢，因此非常適合用于設計驗證高速通信系統的基帶處理部分。基于FPGA的通信系統基帶設計驗證平臺采用大容量、高性能的FPGA器件，為通信系統的基帶設計提供了一個有效的硬件實現平臺?；贔PGA的實現和驗證與計算機仿真相結合，將大大加速通信系統基帶部分的快速原型設計，極大地方便了對實時性和運算量有較高要求的各類算法的驗證。本論文實現了一種基于FPGA的數字信號調制系統的實現方案，由曼徹斯特編碼加密后通過頻移鍵控（FSK）數字調制，在QuartusII軟件上進行了邏輯編譯，以及代碼時序仿真，進而驗證系統的可行性與可靠性。關鍵詞：現場可編程門陣列，頻移鍵控調制，曼徹斯特編碼AbstractInscienceandtechnologyaredevelopingrapidlyespeciallyincommunicationfieldandthedevelopmentofelectronicinformationmoreprominenttoday,designersneedahigh-speedgeneralhardwareplatformtorealizeandverifytheircommunicationsystemandrelatedalgorithm.TheFPGA(fieldprogrammablegatesarray)asalarge-scaleprogrammablelogicdevices,thesystemstructureandlogicunit,flexible,integration,andwideapplicationscopeofshortdevelopmentcycle,designandmanufactureoflowcost,developmenttoolsandon-lineinspectioncanbeadvanced,theproductiswidelyappliedintheprototypedesignandproduction.AndthetraditionofDSP(digitalsignalprocessor)orGPP(gm),FPGAprocessorinsomesignalprocessingtasksshowsverystrongperformance,highthroughput,architectureandalgorithm,parallelcomputingandstorageanddistributionofthedynamicconfigurationadvantages,thereforeisverysuitableforhigh-speedcommunicationsystemdesignverificationprocessingparts.BasebandThecommunicationssystembasedonFPGAbasebanddesignverificationplatformusingthelargecapacityandhighperformanceFPGAdeviceforcommunicationsystem,thebasebanddesignprovidesaneffectiverealizationofhardwareplatform.BasedonFPGAandvalidationandcomputersimulationcombiningcommunicationsystemwillbegreatlyaccelerated,rapidprototypingdesignpartbaseband,greatplaceforreal-timecomputationandshowthealgorithmhashigherrequirementofthevalidation.ThispaperbasedonFPGArealizingthedigitalsignalmodulationsystemimplementationschemebyManchestercodingencrypted,byFSKdigitalmodulation,andintheQuartusIIsoftwareonthelogicalcompiled,andreliabilityoftheverificationsystem.Keywords：FPGA，FSK，Manchestercoding

目錄目摘要IAbstractII緒論1課題背景 1研究現狀 1課題研究的目的和意義22硬件平臺概述3FPGA簡介3FPGA系統設計流程9QuartusⅡ簡介103系統算法介紹14曼徹斯特編碼簡介 14曼徹斯特編碼的原理14數字調制技術概述 153.4FSK調制原理以及其特點16

3.4FSK調制原理以及其特點164系統方案設計204系統方案設計2020VHDL硬件描述語言20功能模塊介紹215總結與展望28TOC\o"1-5"\h\z總結 28展望 28致 謝 30參考文獻31附錄1：英文文獻 32附錄2：中文文獻 40附錄3：設計總圖 47緒論課題背景從1837年莫爾斯發明電報算起，一個世紀以來，通信的發展大致經歷了三大階段：以1837年發明電報（莫爾斯電碼）為標志的通信初級階段；以1948年香農提出的信息論開始的近代通信階段；以20世紀70年代出現的光纖通信為代表的和以綜合業務數字網迅速崛起為標志的現代通信階段。光纖通信技術、衛星通信技術和移動通信技術成為現代通信技術的三大主要發展方向。專用集成電路（ASIC）即特定的電子電路和系統（包括模擬、數字與數?；旌想娐罚┑脑O計與制造，在發達國家已經完成了由傳統模式向現代化設計模式的轉變，即完成了向電子線路與系統功能設計的轉變。通過軟件開發工具完成硬件電路的設計，近年來在國內也已經逐漸開展起來，并引進了一些國外的先進設計技術在各種新型電子設備和采用電子線路的設備中廣泛使用。其中，由于“現場可編程門陣列”（FPGA）設計靈活、速度快，在數字專用集成電路的設計中得到更為廣泛的使用。復雜可編程邏輯器件（CPLD）/現場可編程門陣列（FPGA）器件集成度高、體積小，具有通過用戶編程實現專門應用的功能。它允許電路設計者利用基于計算機的開發平臺，經過設計輸入、仿真、測試和校驗，直到達到預期的結果。使用CPLD/FPGA器件可以大大縮短系統的研制周期，減少資金投入。更吸引人的是，采用CPLD/FPGA器件可以將原來的電路板級產品集成為芯片級產品，從而降低了功耗，提高了可靠性，同時還可以很方便地對設計進行在線修改。它成為研制開發的理想器件之一，特別適合與產品的樣機開發和小批量生產，因此有時人們也把FPGA稱為可編程的ASIC。研究現狀1985年，Xilinx公司推出的全球第一款FPGA產品XC2064怎么看都像是一只“丑小鴨”——采用2μm工藝，包含64個邏輯模塊和85000個晶體管，門數量不超過1000個。22年后的2007年，FPGA業界雙雄Xilinx和Altera公司紛紛推出了采用最新65nm工藝的FPGA產品，其門數量已經達到千萬級，晶體管個數更是超過10億個。一路走來，FPGA在不斷地緊跟并推動著半導體工藝的進步——2001年采用150nm工藝、2002年采用130nm工藝，2003年采用90nm工藝，2006年采用65nm工藝。FPGA對半導體產業最大的貢獻莫過于創立了無生產線（Fabless）模式。如今采用這種模式司空見慣，但是在20多年前，制造廠被認為是半導體芯片企業必須認真考慮的主要競爭優勢。然而，基于過去制造廠直接、清晰的業務模式，Xilinx創始人之一BernieVonderschmitt成功地使日本精工公司（Seiko）確信利用該公司的制造設施來生產Xilinx公司設計的芯片對雙方都是有利的，于是，無生產線模式誕生了。未來，相信FPGA還將在更多方面改變半導體產業！課題研究的目的和意義FPGA即現場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物，它是作為專用集成電路領域中的一種半定制電路而出現的。它主要解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。FPGA的使用非常靈活，同一片FPGA通過不同的編程數據可以產生不同的電路功能。FPGA在通信、數據處理、網絡、儀器、工業控制、軍事和航空航天等眾多領域得到了廣泛應用。隨著功耗和成本的進一步降低，FPGA還將進入更多的應用領域。2硬件平臺概述FPGA簡介目前以硬件描述語言（Verilog或VHDL）所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至FPGA上進行測試，是現代IC設計驗證的技術主流。這些可編輯元件可以被用來實現一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復雜一些的組合功能比如解碼器或數學方程式。在大多數的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發器（Flip－flop）或者其他更加完整的記憶塊。系統設計師可以根據需要通過可編輯的連接把FPGA內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC(專用集成芯片)的速度要慢，無法完成復雜的設計，而且消耗更多的電能。但是他們也有很多的優點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設計的開發是在普通的FPGA上完成的，然后將設計轉移到一個類似于ASIC的芯片上。另外一種方法是用CPLD(復雜可編程邏輯器件備)。FPGA的芯片結構及工作原理FPGA采用了邏輯單元陣列LCA(LogicCellArray)這樣一個概念，內部包括可配置邏輯模塊CLB(ConfigurableLogicBlock)、輸出輸入模塊IOB(InputOutputBlock)和內部連線(Interconnect)三個部分。每個模塊的功能如下：可編程輸入輸出單元(IOB)可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅動與匹配要求，其示意結構如圖2-1所示。FPGA內的I/O按組分類，每組都能夠獨立地支持不同的I/O標準。通過軟件的靈活配置，可適配不同的電氣標準與I/O物理特性，可以調整驅動電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術可以支持高達2Gbps的數據速率。圖2-1典型的IOB內部結構示意圖外部輸入信號可以通過IOB模塊的存儲單元輸入到FPGA的內部，也可以直接輸入FPGA內部。當外部輸入信號經過IOB模塊的存儲單元輸入到FPGA內部時，其保持時間（HoldTime）的要求可以降低，通常默認為0。為了便于管理和適應多種電器標準，FPGA的IOB被劃分為若干個組（bank），每個bank的接口標準由其接口電壓VCCO決定，一個bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標準的端口才能連接在一起，VCCO電壓相同是接口標準的基本條件。可配置邏輯塊（CLB）CLB是FPGA內的基本邏輯單元。CLB的實際數量和特性會依器件的不同而不同，但是每個CLB都包含一個可配置開關矩陣，此矩陣由4或6個輸入、一些選型電路（多路復用器等）和觸發器組成。開關矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個（一般為4個或2個）相同的Slice和附加邏輯構成，如圖2-2所示。每個CLB模塊不僅可以用于實現組合邏輯、時序邏輯，還可以配置為分布式RAM和分布式ROM。圖2-2典型的CLB結構示意圖Slice是Xilinx公司定義的基本邏輯單位，其內部結構如圖2-3所示，一個Slice由兩個4輸入的函數、進位邏輯、算術邏輯、存儲邏輯和函數復用器組成。算術邏輯包括一個異或門（XORG）和一個專用與門（MULTAND），一個異或門可以使一個Slice實現2bit全加操作，專用與門用于提高乘法器的效率；進位邏輯由專用進位信號和函數復用器（MUXC）組成，用于實現快速的算術加減法操作；4輸入函數發生器用于實現4輸入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的兩個輸入函數為6輸入，可以實現6輸入LUT或64比特移位寄存器）；進位邏輯包括兩條快速進位鏈，用于提高CLB模塊的處理速度。圖2-3典型的4輸入Slice結構示意圖數字時鐘管理模塊（DCM）業內大多數FPGA均提供數字時鐘管理（Xilinx的全部FPGA均具有這種特性）。Xilinx推出最先進的FPGA提供數字時鐘管理和相位環路鎖定。相位環路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現過濾功能。嵌入式塊RAM（BRAM）大多數FPGA都具有內嵌的塊RAM，這大大拓展了FPGA的應用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內容地址存儲器（CAM）以及FIFO等常用存儲結構。RAM、FIFO是比較普及的概念，在此就不冗述。CAM存儲器在其內部的每個存儲單元中都有一個比較邏輯，寫入CAM中的數據會和內部的每一個數據進行比較，并返回與端口數據相同的所有數據的地址，因而在路由的地址交換器中有廣泛的應用。除了塊RAM，還可以將FPGA中的LUT靈活地配置成RAM、ROM?，F場可變成門陣列（Field-programmablegatearray,FPGA）填補了數和FIFO等結構。在實際應用中，芯片內部塊RAM的數量也是選擇芯片的一個重要因素。單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量(位寬深度)不能大于18k比特；其次，位寬最大不能超過36比特。當然，可以將多片塊RAM級聯起來形成更大的RAM，此時只受限于芯片內塊RAM的數量，而不再受上面兩條原則約束。豐富的布線資源布線資源連通FPGA內部的所有單元，而連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。FPGA芯片內部有著豐富的布線資源，根據工藝、長度、寬度和分布位置的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片內部全局時鐘和全局復位/置位的布線；第二類是長線資源，用以完成芯片Bank間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線。在實際中設計者不需要直接選擇布線資源，布局布線器可自動地根據輸入邏輯網表的拓撲結構和約束條件選擇布線資源來連通各個模塊單元。從本質上講，布線資源的使用方法和設計的結果有密切、直接的關系。底層內嵌功能單元內嵌功能模塊主要指DLL(DelayLockedLoop)、PLL(PhaseLockedLoop)、DSP和CPU等軟處理核(SoftCore)?，F在越來越豐富的內嵌功能單元，使得單片FPGA成為了系統級的設計工具，使其具備了軟硬件聯合設計的能力，逐步向SOC平臺過渡。DLL和PLL具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調整和移相等功能。Xilinx公司生產的芯片上集成了DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時集成了PLL和DLL。PLL和DLL可以通過IP核生成的工具方便地進行管理和配置。內嵌專用硬核內嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強大的硬核(HardCore)，等效于ASIC電路。為了提高FPGA性能，芯片生產商在芯片內部集成了一些專用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA中都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的FPGA內部都集成了串并收發器(SERDES)，可以達到數十Gbps的收發速度。Xilinx公司的高端產品不僅集成了PowerPC系列CPU，還內嵌了DSPCore模塊，其相應的系統級設計工具是EDK和PlatformStudio，并依此提出了片上系統(SystemonChip)的概念。通過PowerPC、Miroblaze、Picoblaze等平臺，能夠開發標準的DSP處理器及其相關應用，達到SOC的開發目的。FPGA的作用現場可編程門陣列(Field-programmablegatearray,FPGA)填補了數字系統設計的空白，是對微處理器的補充。盡管微處理器能用于許多場合，但是它們依靠軟件才能實現其功能，因此比起定制芯片，它們一般運行速度比較慢而且功耗大。同樣地，FPGA也不是定制芯片，因此，它們無法像那些為某一應用而設計的定制芯片那么擅長完成特定功能。FPGA一般也比定制邏輯芯片的運行速度慢而且功耗大，同時相對較貴；所以人們認為定制芯片更便宜。然而，由于它們是標準器件，因而能夠彌補定制芯片的一些不足。從完成設計到取得一個可工作的芯片之間不用等待，可以把程序寫入FPGA并立即進行測試。FPGA是一種出色的制作樣機工具。當在最終設計中用到FPGA時，可以更簡單、更容易地完成從樣機到產品的飛躍。同種類型的FPGA可以用于不同類型的設計中，以降低庫存費用。它們大多數時候用作膠合邏輯(gluelogic)——即將系統的主要元件連接在一起的邏輯。通常用于樣機設計，因為它們是可編程的，并且可以在幾分鐘內嵌入電路板中。但是通常不用它們來做最后的產品?？删幊踢壿嬈骷谑褂盟南到y中通常并不是主要器件。隨著數字系統越來越復雜，更高密度的可編程邏輯需求越來越多，PLD器件的兩級邏輯結構的局限性也越來越明顯。兩級邏輯結構對相對較小的邏輯功能是非常有用的，但隨著集成度的提高，兩級邏輯結構的效率降低。FPGA通過使用任意深度的多級結構提供可編程邏輯，使用可編程的邏輯單元和可編程的互聯結構來建立多級邏輯功能。一般認為是RossFreeman研制了FPGA。他的FPGA包括可編程邏輯器件和一個可編程的互聯結構，通過SRAM而不是反熔絲方式編程。這樣可以按照標準VLSI加工流程生產FPGA，節省資金并提供更多的加工選擇。同時也能對電路中的FPGA進行重新編程；在FLASH閃存沒有廣泛使用前，這是一個特別吸引人的特征。Xilinx和Altera公司早期都銷售基于SRAM的FPGA。Actel公司則研制了另一種反熔絲結構的FPGA。這中結構無法現場重編程，在無需重新配置的情況下這是一種優點。Actel公司的FPGA在連線通路上使用多取向的邏輯結構組織。多年以來，FPGA主要是膠合邏輯和樣機設計的工具。今天，它們被用于各種各樣的數字系統：高速電信設備的組成部分；家庭個人視頻錄像機(PVR)的視頻加速器。FPGA已經成為數字系統實現的主流器件。FPGA的基本特點1）采用FPGA設計ASIC電路（專用集成電路），用戶不需要投片生產，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內部有豐富的觸發器和I／O引腳。4）FPGA是ASIC電路中設計周期最短、開發費用最低、風險最小的器件之一。FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。可以說，FPGA芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。FPGA是由存放在片內RAM中的程序來設置其工作狀態的，因此，工作時需要對片內的RAM進行編程。用戶可以根據不同的配置模式，采用不同的編程方式。加電時，FPGA芯片將EPROM中數據讀入片內編程RAM中，配置完成后，FPGA進入工作狀態。掉電后，FPGA恢復成白片，內部邏輯關系消失，因此，FPGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片FPGA，不同的編程數據，可以產生不同的電路功能。因此，FPGA的使用非常靈活。FPGA系統設計流程一般說來，一個比較大的完整的項目應該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現，這就是TOPDOWN（自頂向下）的設計方法。目前這種高層次的設計方法已被廣泛采用。高層次設計只是定義系統的行為特征，可以不涉及實現工藝，因此還可以在廠家綜合庫的支持下，利用綜合優化工具將高層次描述轉換成針對某種工藝優化的網絡表，使工藝轉化變得輕而易舉。CPLD/FPGA系統設計的工作流程如圖2-4所示。

圖2-4CPLD/FPGA系統設計流程流程說明：1.工程師按照“自頂向下”的設計方法進行系統劃分。2.輸入VHDL代碼，這是設計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態圖等），這種輸入方式具有直觀、容易理解的優點。3.將以上的設計輸入編譯成標準的VHDL文件。4.進行代碼級的功能仿真，主要是檢驗系統功能設計的正確性。這一步驟適用于大型設計，因為對于大型設計來說，在綜合前對源代碼仿真，就可以大大減少設計重復的次數和時間。一般情況下，這一仿真步驟可略去。5.利用綜合器對VHDL源代碼進行綜合優化處理，生成門級描述的網絡表文件，這是將高層次描述轉化為硬件電路的關鍵步驟。綜合優化是針對ASIC芯片供應商的某一產品系列進行的，所以綜合的過程要在相應的廠家綜合庫的支持下才能完成。6.利用產生的網絡表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設計，也可略去這一步驟。7.利用適配器將綜合后的網絡表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優化和布局布線。8.在適配完成后，產生多項設計結果：（a）適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據適配后的仿真模型，可以進行適配后時序仿真，因為已經得到器件的實際硬件特性（如時延特性），所以仿真結果能比較精確的預期未來芯片的實際性能。如果仿真結果達不到設計要求，就修改VHDL源代碼或選擇不同速度和品質的器件，直至滿足設計要求。最后將適配器產生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA中。QuartusⅡ簡介QuartusIJ是Altera公司在21世紀初推出的CPLD/FPGA集成開發環境，它是該公司前一代CPLD/FPGA集成開發環境MAX+PUSIJ的更新換代產品。QuartusIJ提供了一種與結構無關的設計環境，其界面友好，使設計者能方便地進行設計輸入、快速處理和器件編程。QuartusIJ提供了完整的多平臺設計環境，能滿足各種特定設計的需要。Quartus是單片可編程系統設計的綜合性環境和SOPC開發的基本設計工具；Quartus與Matlab和DSPBuilder結合，可以進行基于FPGA的DSP系統開發，是DSP硬件系統實現的關鍵EDA工具。Quartus可以直接利用第三方的綜合工具，如LeonardoSpectrum，并能直接調用這些工具。Quartus具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。Quartus包括模塊化的編譯器。編譯器所包含的功能模塊有分析/綜合器(Analysis&Synthesis)、適配器(Fitter)、裝配器(Assembler)、定時分析器(TimingAnalyzer)、設計輔助模塊(DesignAssistant)、EDA網表文件生成器(EDANetlistWriter)和編譯數據接口(CompilerDatabaseInerface)等。Quartus在對設計進行處理時可以進行全編譯，也可以單獨運行其中的某個功能模塊。Quartus還包含許多十分有用的參數化的模塊庫(LPM,LibraryofParameterizedModules)，它們是復雜或高級系統構建的重要組成部分。Altera提供的LPM函數均基于Altera器件的結構做了優化設計，在設計中合理的調用LPM可以提高效率，改善性能。有些LPM宏功能模塊的使用必須依賴于一些Altera特定器件的硬件功能，如各類存儲器模塊、DSP模塊、LVDS驅動器模塊、PLL及SERDES和DDIO模塊等。Quartus軟件加強了網絡功能，它具有最新的Internet技術，設計人員可以直接通過Internet獲得Altera的技術支持。Altera與業界處于領先地位的EDA工具廠商組成ACCESS聯盟，確保了AlteraEDA工具與這些支持Altera器件的EDA工具之間順暢接口。QuartusI]軟件與其他設計工具之間的聯系更加緊密，其他工具能夠直接調用Quartus工具進行設計編輯，Quartus也能調用其他工具進行綜合仿真。Altera致力于提供電路設計人員都非常熟悉的邏輯開發環境。通過EDIF網表文件、SRAM目標文件（.sof）、LPM、VerilogHDL、VHKL及DesignWare）組件來共享信息，MAX+PLUS和Quartus軟件可與Cadence、MentorGraphics、OrCAD、Synopsys、Synplicity、ExemplarLogic及Viewlogic等許多公司提供的多種EDA工具接口。Altera的新一代開發軟件Quartus支持器件種類眾多，如APEX20K、Cyclone、APEXIJ、Excalibur、Mercury以及Stratix等新器件系列。Quartus支持多時鐘定時分析、LogicLock基于塊的設計、SOPC、內嵌SignalTap邏輯分析儀、功率估計器等高級工具。Quartus包含有MAX+PLUS的GUI，且易于MAX+PLUS的工程平穩地過渡到Quartus開發環境。Quartus集成開發環境包括：系統級設計、嵌入式軟件開發、可編程邏輯器件設計、綜合、布局布線、驗證和仿真等內容。Quartus軟件設計流程如下圖所示。圖2-5Quartus軟件設計流程圖設計輸入是將設計者所要設計的電路構思以開發軟件要求的形式表達出來。QuartusIJ軟件支持模塊/原理圖輸入方式、文本輸入方式、Core輸入方式和第三方EDA工具輸入方式：Quartus軟件同時允許用戶在需要對器件編譯或編程進行必要條件約束的特定環境下，使用分配編輯器(AssignmentEditor)設定初始設計的約束條件。綜合是將VHDL語言、原理圖等設計輸入依據給定的硬件結構組件和約束控制條件進行編譯、優化、轉換和綜合，生成門級電路或更底層的電路描述網表文件，供布局布線實現。布局布線也成為適配。利用適配器將邏輯綜合生成的網表文件映射到某一具體器件的過程。該過程包括：將設計工程的邏輯和時序要求與器件的可用資源相匹配；將每個邏輯功能分配給最好的邏輯單元位置，進行布局和時序分析；選擇相應的互聯路徑和引腳分配。Quartus軟件提供了豐富的布局布線工具，其中很有特色的一種是增量布局布線工具。在設計過程中，設計者所做的更改如果僅僅影響少數節點，則可利用該工具避免運行全編譯。因為Quartus的增量布局布線工具將盡量保留以前編譯的布局布線結果，并以較快的速度完成新的編譯。在布局布線過程中，設計者還會遇到整體設計工程更改管理的情況。該工程更改管理是指在完成全編譯之后，設計者使用芯片編輯器查看設計布局布線詳細信息，并確定要更改的資源，從而避免了過多地修改設計源文件或Quartus設置。布局布線完成后，生成可用于時序仿真的仿真文件和可用于編程的編程文件。時序分析允許用戶分析設計中所有邏輯的時序性能，并協助引導布局布線滿足設計中的時序分析要求。默認情況下，時序分析作為全編譯的一部分運行，它觀察和報告時序信息。該時序信息包括最大時鐘頻率、時鐘建立時間、時鐘保持時間、時鐘至輸出延時、引腳至引腳延時以及其他時序特性。設計者可以使用時序分析生成的信息分析、調試和驗證設計的時序性能。仿真包括功能仿真和時序仿真。功能仿真又稱前仿真，是在不考慮器件延時的理想情況下仿真設計項目，以驗證其邏輯功能的正確性。時序仿真又稱后仿真，是在考慮具體適配器件的各種延時的情況下仿真設計項目，它是接近真實器件運行特性的仿真。器件編程與配置指的是QuartusIJ編譯成功后，設計者使用器件編譯器將編輯文件下載到實際器件的過程。另外，Quartus軟件允許用戶在設計流程的每個階段使用Quartus圖形用戶界面、EDA工具界面或命令行界面。在整個設計流程中可以使用這些界面中的一個，也可以在不同的設計階段使用不同的界面。在線校驗是對編輯后的CPLD器件加入實際的激勵信號進行測試，檢查是否可完成預定功能。上述任何一步出錯，均需要回到設計輸入階段，改正錯誤，重新按設計流程進行設計。3系統算法介紹曼徹斯特編碼簡介曼徹斯特編碼(ManchesterEncoding)，也叫做相位編碼(PE)，是一個同步時鐘編碼技術，被物理層使用來編碼一個同步位流的時鐘和數據。曼徹斯特編碼被用在以太網媒介系統中。曼徹斯特編碼提供一個簡單的方式給編碼簡單的二進制序列而沒有長的周期沒有轉換級別，因而防止時鐘同步的丟失，或來自低頻率位移在貧乏補償的模擬鏈接位錯誤。在這個技術下，實際上的二進制數據被傳輸通過這個電纜，不是作為一個序列的邏輯1或0來發送的。相反地，這些位被轉換為一個稍微不同的格式，它通過使用直接的二進制編碼有很多的優點。曼徹斯特編碼的原理曼徹斯特編碼分為標準編碼方式與差分曼徹斯特編碼方式。其中，曼徹斯特編碼的每個比特位在時鐘周期內只占一半，當傳輸“1”時，在時鐘周期的前一半為高電平，后一般為低電平；而傳輸“0”時正相反。這樣，每個時鐘周期內必有一次跳變，這種跳變就是位同步信號。曼徹斯特編碼的編碼規則：在信號位中電平從低到高跳變，表示邏輯0；在信號位中電平從高到低跳變，表示邏輯1。差分曼徹斯特編碼是曼徹斯特編碼的改進。它在每個時鐘位的中間都有一次跳變，傳輸的是“1”還是“0”，是在每個時鐘位的開始有無跳變來區分的。差分曼徹斯特編碼比曼徹斯特編碼的變化要少，因此跟適合于傳輸高速的信息，被廣泛用于寬帶高速網中。然而，由于每個時鐘位都必須有一次變化，所以這兩種編碼的效率僅可達到50％左右。差分曼徹斯特編碼的編碼規則：)在信號位開始時不改變信號極性，表示邏輯1；)在信號位開始時改變信號極性，表示邏輯0。兩種曼徹斯特編碼是將時鐘和數據包含在數據流中，在傳輸代碼信息的同時，也將時鐘同步信號一起傳輸到對方，每位編碼中有一次跳變，不存在直流分量，因此具有自同步能力和良好的抗干擾性能。兩種編碼方式的示意圖如下圖：圖3-1曼徹斯特編碼示意圖.3數字調制技術概述數字調制簡述基帶信號是原始的電信號，一般是指基本的信號波形，在數字通信中則指相應的電脈沖。在無線遙測遙控系統和無線電技術中調制就是用基帶信號控制高頻載波的參數（振幅、頻率和相位），使這些參數隨基帶信號變化。用來控制高頻載波參數的基帶信號稱為調制信號。未調制的高頻電振蕩稱為載波（可以是正弦波，也可以是非正弦波，如方波、脈沖序列等）。被調制信號調制過的高頻電振蕩稱為已調波或已調信號。已調信號通過信道傳送到接收端，在接收端經解調后恢復成原始基帶信號。解調是調制的反變換，是從已調波中提取調制信號的過程。在無線電通信中常采用雙重調制。第一步用數字信號或模擬信號去調制第一個載波（稱為副載波）。或在多路通信中用調制技術實現多路復用（頻分多路復用和時分多路復用）。第二步用已調副載波或多路復用信號再調制一個公共載波，以便進行無線電傳輸。第二步調制稱為二次調制。用基帶信號調制高頻載波，在無線電傳輸中可以減小天線尺寸，并便于遠距離傳輸。應用調制技術，還能提高信號的抗干擾能力。數字調制的分類及特點數字調制是指用數字數據調制模擬信號，主要有三種形式：移幅鍵控法ASK、移頻鍵控法FSK、移相鍵控法PSK。幅度鍵控（ASK）：即按載波的幅度受到數字數據的調制而取不同的值，例如對應二進制0，載波振幅為0；對應二進制1，載波振幅為1。調幅技術實現起來簡單，但容易受增益變化的影響，是一種低效的調制技術。在電話線路上，通常只能達到1200bps的速率。頻移鍵控（FSK）：即按數字數據的值（0或1）調制載波的頻率。例如對應二進制0的載波頻率為F1，而對應二進制1的載波頻率為F2。該技術抗干擾性能好，但占用帶寬較大。在電話線路上，使用FSK可以實現全雙工操作，通常可達到1200bps的速率。相移鍵控（PSK）：即按數字數據的值調制載波相位。例如用180相移表示1，用0相移表示0。這種調制技術抗干擾性能最好，且相位的變化也可以作為定時信息來同步發送機和接收機的時鐘，并對傳輸速率起到加倍的作用。ASK^VII：I■II'SK^W^vyVY^ZX^AASK^VII：I■II'SK^W^vyVY^ZX^A0I1I0魁寺;ei4ii的二卦甘士工才子e2FSK(t)=[e2FSK(t)=[圖3-2數字調制的三種基本形式.4FSK的調制方式及原理調制原理移頻鍵控（FSK）又稱數字調頻，它是載波頻率隨數字信號而變化的一種調制方式。利用基帶數字信號離散取值特點去鍵控載波頻率以傳遞信息的一種數字調制技術。除具有兩個符號的二進制頻移鍵控之外，尚有代表多個符號的多進制頻移鍵控，簡稱多頻調制。一種用多個載波頻率承載數字信息的調制類型。最常見的是用兩個頻率承載二進制1和0的雙頻FSK系統。頻移鍵控是利用載波的頻率變化來傳遞數字信息的。在2FSK中，載波的頻率隨二進制基帶信號在f1和f2兩個頻率點間變化。故其表達式為Acos(w1t+φn)發送“1”時E2FSK（t）=Acos（w2t+θn）發送“0”時典型的波形如圖3-3所示。由圖可見，2FSK信號的波形（a）可以分解為波形（b）和波形（c）,也就是說，一個2FSK信號可以看成是兩個不同載頻的2ASK信號的疊加。因此，2FSK信號的時域表達式又可寫成g(t-nT)]cos(w1t+θn)+[āng(t-nT)]cos(w2t+θn)式中：g(t)為單個矩形脈沖，脈寬為Ts；1概率為Pan=0概率為1-Pān是an的反碼，若an=1，則ān=0；若an=0，則ān=1，于是1概率為1-Pān=0概率為Pφn和θn分別是第n個信號碼元(1或0)的初始相位。在移頻鍵控中，φn和θn不攜帶信息，通?？闪瞀課和θn為零。因此，2FSK信號的表達式可簡化為e2FSK(t)=s1(t)cosw1t+s2(t)cosw2t其中S1(t)=g(t-nTs)S2(t)=āng(t-nTs)圖3-3波形演示2FSK信號的產生方法主要有兩種。一種可以采用模擬調頻電路來實現；另一種可以采用鍵控法來實現，即在二進制基帶矩形脈沖序列的控制下通過開工典禮對兩個不同的獨立頻率源進行選通，使其在每一個碼元Ts期間輸出f1或f2兩個載波之一，如圖3-4所示。這兩種方法產生2FSK信號的差異在于：由調頻法產生的2FSK信號在相鄰碼元之間的相位是連續變化的。而鍵控法產生的2FSK信號，是由電子開關在兩個獨立的頻率源之轉換形成，故相鄰碼元之間的相位不一定連續。圖3-4流程圖2FSK信號的常用調制方法是采用如圖3-5、3-6所示的非相干調制和相干調制。其調解原理是將2FSK信號分解為上下兩路2FSK信號分別進行調解，然后進行判決。這里的抽樣判決是直接比較兩路信號抽樣值的大小，可以不專門設置門限。判決規則應與調制規則相呼應，調制時若規定“1”符號對應載波頻率f1，則接收時上支路的樣值較大，應判為“1”，反之則判為“0”。圖3-5非相干調制圖3-6相干調制除此之外，2FSK信號還有其他調制方法，比如鑒頻法、差分檢測法、過零檢測法等。過零檢測的原理基于2FSK信號的過零點數隨不同的頻率而異，通過檢測過零點數目的多少，從而區分兩個不同頻率的信號碼元。2FSK信號經限幅、微分、整流后形成與頻率變化相對應的尖脈沖序列，這些尖脈沖的密集程度反映了信號的頻率高低，尖脈沖的個數就是信號過零點數。把這些尖脈沖變換成較寬的矩形脈沖，以增大其直流分量，該直流分量的大小和信號頻率的高低成正比。然后經低通濾波器取出此直通分量，這樣就完成了頻率一幅度變換，從而根據直流分量幅度上的區別還原出數字信號“1”和“0”。2FSK在數字通信中應用較為廣泛。國際電信聯盟（ITU）建議在數據率低于1200b/s時采用2FSK體制。2FSK在數字通信中應用較為廣泛。國際電信聯盟（ITU）建議在數據率低于1200b/s時采用2FSK體制。于衰落信道/隨參信道（如短波無線電信道）的場合，這些信道會引起信號的相位和振幅隨機抖動和起伏。FSK的特點移頻控制，或稱數字頻率調制，是數字通信中使用較早的一種調制方式。數字頻率調制的基本原理是利用載波的頻率變化來傳遞數字信息。在數字通信系統中，這種頻率的變化不是連續而是離散的。FSK廣泛應用于低速數據傳輸設備中，根據國際電聯（ITU－T）的建議，傳輸速率為1200波特以下的設備一般采用FSK方式傳輸數據。FSK具有：調制方法簡單易于實現、解調不需要恢復本地載波、可以異步傳輸、抗噪聲和衰落性能較強等特點。由于這些原因，FSK是在模擬電話網上用來傳輸數據的低速、低成本異步調制解調器的一種主要調制方式。4系統方案設計VHDL硬件描述語言VHDL概述VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）即超高速集成電路硬件描述語言。VHDL由美國國防部制定。美國國防部電子系統項目有著眾多的承包商，他們各自建立和使用自己的電路硬件描述語言，這就使得各公司之間的設計不能被重復利用，造成了信息交換和維護方面的困難。為解決此問題，20世紀80年代初美國國防部制定了VHDL，以作為各承包商之間提交復雜電路設計文檔的一種標準方案。1987年12月，VHDL被正式接受為國際標準，編號為IEEEStd1076-1987,即VHDL-87。1993年被更新為IEEEStd1164-1993，即VHDL-93。目前VHDL已被廣泛應用。VHDL的優點VHDL是大多數EDA工具都采用的硬件描述語言。其主要優點有：與其他硬件描述語言相比，VHDL具有更強的行為描述語言，從而決定了它成為系統設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統的保證。就目前流行的EDA工具VHDL綜合器而言，將基于抽象的行為描述風格的VHDL程序綜合成為具體的FPGA和CPLD等目標器件的網表文件已不成問題，只是在綜合與優化效率上略有差異。VHDL具有豐富的仿真語句和庫函數，使得在任何大系統的設計早期就能查驗設計系統的可行性，隨時可對系統進行仿真模擬，使設計者對整個工程的結構和功能可行性作出判斷。VHDL語句的行為描述能力和程序結構決定了它具有支持大規模設計的分解和已有設計的再利用功能。符合市場需求的大規模系統高效、告訴的完成必須有多人甚至多個開發組共同并行工作才能實現，VHDL中設計實體的概念、程序包的概念、設計庫的概念為設計的分解和并行工作提供了有力地支持。用VHDL完成一個確定的設計，可以利用EDA工具進行邏輯綜合和優化，并自動把VHDL描述設計轉變成門極網表（根據不同的實現芯片）。這種方式突破了門極設計的瓶頸，極大地減少了電路設計的時間和可能發生的錯誤，降低了開發成本。利用EDA工具的邏輯優化功能，可以把一個綜合后的設計編程一個更小、更高速的電路系統。反過來，設計者還可以容易的從綜合和優化的電路獲得設計信息，返回去更新，修改VHDL的設計描述，使之更加完善。VHDL對設計的描述具有相對獨立性。設計者可以不懂硬件的結構，也不必管最終設計的目標器件是什么而進行獨立的設計。正因為VHDL的硬件描述與具體的工藝技術和硬件結構無關，所以VHDL設計程序的硬件實現目標器件有廣闊的選擇范圍，其中包括各種系列的CPLD、FPGA及各種門陣列器件。由于VHDL具有類屬描述語句和子程序調用等功能，對于完成的設計，在不改變源程序的條件下，只需改變類屬參數或函數就能輕易的改變設計的規模和結構。VHDL的程序結構VHDL程序設計采用自頂向下的模塊化設計方法。一個完整的VHDL程序包括實（Entity）、結構體（Architecture）、配置（Configuration）、程序包（Package）和庫（Library）五個部分。其中，實體和結構體是VHDL設計文件的兩個基本組成部分。實體部分描述設計系統的外部接口信號；結構體用于描述系統的內部電路。配置用于從庫中選取所需元件安裝到設計單元的實體中；程序包存放各設計模塊都能共享的數據類型、常數、子程序等；庫用于存放已編譯的實體、結構體、包集合和配置。軟件功能模塊4.2.1基本時鐘發生模塊基本時鐘發生模塊用到的是所鎖相環（phase-lockedloop）簡稱PLL模塊。該模塊為無線電發射中使頻率較為穩定的一種方法,主要有VCO（壓控振蕩器）和PLLIC,壓控振蕩器給出一個信號,一部分作為輸出,另一部分通過分頻與PLLIC所產生的本振信號作相位比較,為了保持頻率不變,就要求相位差不發生改變,如果有相位差的變化,則PLLIC的電壓輸出端的電壓發生變化,去控制VCO,直到相位差恢復!達到鎖頻的目的!!能使受控振蕩器的頻率和相位均與輸入信號保持確定關系的閉環電子電路。鎖相環由鑒相器、環路濾波器和壓控振蕩器組成。鑒相器用來鑒別輸入信號Ui與輸出信號Uo之間的相位差，并輸出誤差電壓Ud。Ud中的噪聲和干擾成分被低通性質的環路濾波器濾除，形成壓控振蕩器（VCO）的控制電壓Uc。Uc作用于壓控振蕩器的結果是把它的輸出振蕩頻率fo拉向環路輸入信號頻率fi，當二者相等時，環路被鎖定，稱為入鎖。維持鎖定的直流控制電壓由鑒相器提供，因此鑒相器的兩個輸入信號間留有一定的相位差。PLL：phaseLockedLoop相同步回路,鎖相回路,用來統一整合時脈訊號,使內存能正確的存取資料。PLL：PhaseLockedLogic相同步邏輯鎖相環的用途是在收、發通信雙方建立載波同步或位同步。因為它的工作過程是一個自動頻率（相位）調整的閉合環路，所以叫環。鎖相環分模擬鎖相環和數字鎖相環兩種。本設計的鎖相環電路如圖4-1圖4-1鎖相環電路正弦波發生器模塊正弦波發生器的原理圖如下圖所示：圖4-2正弦波發生器原理圖當已選擇輸出為正弦波時，并確定了輸出頻率和幅度時則通過讀取波表地址中已經存儲的描點順序輸出，即可輸出所要求的波形。正弦波模塊實現了對于正弦波輸入命令的執行動作，實現了正弦波波形的輸出功能，其具體工作特點如下：正弦波頻率可以調節，實現控制流程的數字化處理，通過頻率控制字，改變不同輸出頻率。正弦波幅度可調節，根據不同輸入控制，輸出位數可選擇。ROM波表參數化配置，可以實現操作的靈活性與可移植性，便于系統的修改與系統集成。下圖為正弦波發生器內部結構原理圖：圖4-3正弦波發生器內部結構控制原理圖波表模塊波表原理圖：圖4-4波表原理圖波表為存儲各個波形的描點的原件，在選擇完所輸出波形和藥輸出的頻率、幅度后，即可由此元件中讀出完整波形。波表元件的生成由下圖所示：圖4-5波表元件的生成基本時鐘發生程序設計LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYmy_pllISPORT(inclk0:INSTD_LOGIC:='0';c0:OUTSTD_LOGIC);ENDmy_pll;上述程序描述了基本時鐘發生程序模塊的實體部分libraryieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;是本程序的頭文件，ENTITY定義了本程序的實體，實體名是my_pll，PORT為端口說明語句，inclk0和c0是端口名，端口名后跟著端口模式和數據類型，in代表輸入，out代表輸出，最后以END結尾。%包噌!??][_?[ L_f一l_r_LmMmmmwmnnnhnnr基本時鐘發生的波形仿真如圖4-6，頻率由之前的25MHz變為了50MHz。圖4-6基本時鐘發生波形正弦波發生程序設計aa:process(clr,clk,sin_sel)beginifsin_sel='0'thenelsifclr='0'thenelsifclk'eventandclk='1'thenifnnn<15thennnn<=nnn+1;elseendif;endif;sin_out<=nnn;endprocessaa;上述程序為正弦波輸出程序，當選擇器選擇輸出正弦波時，該程序執行輸出正弦波動作。將整個程序編寫完成并確認無任何錯誤后，進行整個程序的仿真，下圖為正弦波表仿真波形圖：

addiese:6o；X]~(1； 足皿d-LrLnjnjnj-LrL-TLrLrLrLrLiMemoryOkenoryl■araoryNM9ftory3Memory^圖4-7正弦波表曼徹斯特編碼模塊設計曼徹斯特編碼設計圖：翩Mg 1?圖4-8曼徹斯特編碼設計圖相應程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityman_codeisport(clr:instd_logic;clk:clk:instd_logic;datain:instd_logic;man_begin:instd_logic;dataout:outstd_logic）；endentityman_code;architectureaaaofman_codeissignals_time_a:std_logic_vector(15downto0);beginprocess(clk,clr)beginifclr='0'thenelsifclk'eventandclk='1'thens_time_a<=s_time_a+1else

endif;endif;endprocess;process(clk,clr)beginifclr='0'orman_begin='0'thendata_out<='0';elsifclk'eventandclk='1'thenifdata_in='1'thendata_out<='1';elsedata_out<='0';endif;elsifdata_in='0'thendata_out<='0';elsedata_out<='1';endif;endif;endif;endprocess;endaaa;5總結與展望總結我所選論文題目是基于FPGA的數字調制系統設計”，之所以選擇這個題目，是因為我知道FPGA是比較前沿的學科，研究一下對自己將來的發展會有幫助的。在論文寫作及制作過程中，困難是必不可少的，包括對題目的理解、程序的設計以及仿真實現等方面，甚至還有放棄的念頭，但是最終還是堅持了下來，出色的完成了我的畢業設計。第一步是搜集資料。在姜凱老師的指點下，通過網絡、核心期刊、相關書籍等查找資料。經過一個月的深入學習，搜集了很多與畢業設計相關的資料，在姜老師的指導下，摒棄了一些無關緊要的內容，保留了有參考價值的資料作為備用。在學習期間，我經常出入圖書館。而且在中國知網上搜索了一些學術論文和期刊文章；在Springer上搜索了外文文獻資料，參考了一些畢業論文樣本和一些畢業論文設計總結；在常見的搜索引擎中，我了解到一些相關的知識，同時特意瀏覽了大量的外文網站，并將這些內容列成提綱，便于以后查詢。一篇優秀的論文不是寫出來的，而是修改出來的，這需要的是耐心，還要用心。在論文制作過程中，我遇到很多問題，有些是在自己能力范圍之外的，每當程序無法實現自己的想法或者運行不下去的時候，我就會出現煩躁的情緒，但是我沒有放棄，而是適時地調節自己的心態，在同學老師的幫助下，完成了初次的設計。對于自己不懂的東西，不能知難而退，要仔細的一點一點的學習，雖然時間很短但是也不能學的一知半解，尤其是想不通的地方，更要一步一步來，相互學習是最快最有效的學習方法，如果真的想不通可以通過跟同學一起來學習解決，這是在設計中最重要的一點。在整個畢業論文設計的過程中我學到了做任何事情所要有的態度和心態，首先我明白了做學問要一絲不茍，對于出現的任何問題和偏差都不要輕視，要通過正確的途徑去解決，在做事情的過程中要有耐心和毅力，不要一遇到困難就打退堂鼓，只要堅持下去就可以找到思路去解決問題的。在工作中要學會與人合作，認真聽取別人的意見，這樣做起事情來就可以事倍功半。展望FPGA從誕生以來經歷了從配角到主角的轉變，FPGA主要用于取代復雜的邏輯電路，現在重點強調平臺概念，當集成數字信號處理器、嵌入式處理器、高速串行和其它高端技術后，從而被應用到更多的領域。據市場調研公司GartnerDataquest預測，2010年FPGA和其它可編程邏輯器件(PLD)市將從2005年的32億美元增長到67億美元，未來還將有不斷增長的趨勢。FPGA及PLD產業發展的最大機遇是替代ASIC和專用標準產品(ASSP)，由ASIC和ASSP構成的數字邏輯市場規模大約為350億美元。由于用戶可以迅速地對PLD進行編程，按照需求實現特殊功能，與ASIC和ASSP相比，PLD在靈活性、開發成本、產品快速上市方面更具優勢，所以未來FPGA將會是一個非常有前景的行業。由于FPGA結構的特殊性，可以重復編程，開發周期較短，越來越受到人們的青睞，它的特點也更接近ASIC，ASIC比FPGA最大的優勢是低成本，但是FPGA的價格現在也越來越低，例如，Actel的Nano系列更是打破了FPGA的價格屏障，提供超過50種低于1美金的FPGA，在一定程度上已經可以與ASIC相抗衡。根據當前發展的趨勢，未來的FPGA勢必將會取代大部分ASIC的市場，雖然根據摩爾定律(Moore’sLaw)：每18至24個月能在相同的單位面積內多集成一倍的晶體管數目，也就意味著每18至24個月后芯片成本將減半，但這只是指裸晶(Die)的成本，并不表示整個芯片的成本減半，這是由于晶圓制造前端的掩膜(Mask)成本、晶圓制造后端的封裝(也稱為：構裝、包裝)成本、人力成本等都不會隨摩爾定律而變化，反而芯片的成本有上升的趨勢，所以過去許多中、小用量的芯片無法用先進的工藝來生產，對此不是持續使用舊工藝來制造，或是必須改用FPGA芯片來生產……FPGA的應用領域最初為通信領域，但目前，FPGA已完全擺脫了傳統的通信領域而開始大規模向消費類等領域進軍，除了通信領域的交換機、網絡安全設備、基站等，越來越多的消費類產品采用了FPGA，包括手持學習機、游戲機、網絡播放器、DTV接收卡、便攜測距儀、數字視頻設備、平板電視、數字錄像機、魚群跟蹤器等。毫無疑問，靈活可升級性、可編程性和價格的降低成為在消費類產品中廣泛采用可編程器件的推動力。除此之外，FPGA在自動化控制、汽車電子等領域也越來越多的得到使用。在不遠的將來，很可能在您所看到的每一個電子設備當中，都有FPGA的存在。未來的趨勢告訴我們，FPGA將成為21世紀最重要的高科技產業之一，特別是國內的FPGA市場，更是一個“未完全開墾的處女地”，抓住現在的機遇也就意味著為我們的將來提供更強大的競爭力。致謝光陰似箭，轉眼就要畢業了，回想從****年進入**學習的幾年時光，我感到忐忑不安，唯恐辜負了恩師們和父母的殷切期望。在此我想對我的母校，我的父母、親人們，我的老師和同學們表達我由衷的謝意。感謝我的家人對我大學四年學習的默默支持；感謝我的母校**給了我在大學四年深造的機會，讓我能繼續學習和提高；感謝母校的老師和同學們四年來的關心和鼓勵。老師們課堂上的激情洋溢，課堂下的諄諄教誨；同學們在學習中的認真熱情，生活上的熱心主動，所有這些都讓我的四年充滿了感動。這次畢業論文設計我得到了很多老師和同學的幫助，其中我的論文指導老師**老師對我的關心和支持尤為重要。每次遇到難題，我最先做的就是向姜老師尋求幫助，而姜老師每次不管忙或閑，總會抽空來找我面談，然后一起商量解決的辦法。我做畢業設計的每個階段，從選題到查閱資料，論文提綱的確定，中期論文的修改，后期論文格式調整等各個環節中都給予了我悉心的指導。這幾個月以來，姜老師不僅在學業上給我以精心指導，同時還在思想給我以無微不至的關懷，在我不愿做想放棄的時候總是給予我莫大的鼓勵和支持，在此謹向姜老師致以誠摯的謝意和崇高的敬意。同時，感謝在整個畢業設計期間和我密切合作的同學，和曾經在各個方面給予過我幫助的伙伴們，在此，我再一次真誠地向幫助過我的老師和同學表示感謝！參考文獻.崔葛謹主編.基于FPGA的數字電路系統設計.西安電子科技大學出版社，2006.楊曉慧楊永鍵著.基于FPGA的EDA/SOPC技術與VHDL.國防工出版社，2007.WayneWolf著.閆敬文，基于FPGA的系統設計.機械工業出版社，2005.羅朝霞高書莉編著.CPLD/FPGA設計及應用.人民郵電出版社，2005.樊昌信主編.通信原理.國防工業出版社，2006.潘松.黃繼業編著.EDA技術與VHD.清華大學出版社，2004.焦素敏編著.EDA應用技術.清華大學出版社，2004.譚會生、張昌凡.EDA技術及應用.西安電子科技大學出版社，2006.廖日坤.CPLD/FPGA嵌入式應用開發技術白金手冊.中國電力出版社，2003.劉君常明秦娟.基于硬件描述語言（VHDL）的數字時鐘設計.天津理工大學學報，2007.開軍姜宇柏.面向CPLD/FPGA的VHDL設計.機械工業出版社，2006.康華先.電子技術基礎（數字部分）第四版[M].北京:高等教育出版社，2000.宋春榮.通用集成電路速查手冊.山東科學技術出版社，1995[14].閻石.數字電子技術基礎（第四版）[M].北京:高等教育出版社，1998附錄1：英文文獻BuildingProgrammableAutomationControllerswithLabVIEWFPGAOverviewProgrammableAutomationControllers(PACs)aregainingacceptancewithintheindustrialcontrolmarketastheidealsolutionforapplicationsthatrequirehighlyintegratedanaloganddigitalI/O,floating-pointprocessing,andseamlessconnectivitytomultipleprocessingnodes.NationalInstrumentsoffersavarietyofPACsolutionspoweredbyonecommonsoftwaredevelopmentenvironment,NILabVIEW.WithLabVIEW,youcanbuildcustomI/Ointerfacesforindustrialapplicationsusingadd-onsoftware,suchastheNILabVIEWFPGAModule.WiththeLabVIEWFPGAModuleandreconfigurableI/O(RIO)hardware,NationalInstrumentsdeliversanintuitive,accessiblesolutionforincorporatingtheflexibilityandcustomizabilityofFPGAtechnologyintoindustrialPACsystems.YoucandefinethelogicembeddedinFPGAchipsacrossthefamilyofRIOhardwaretargetswithoutknowinglow-levelhardwaredescriptionlanguages(HDLs)orboard-levelhardwaredesigndetails,aswellasquicklydefinehardwareforultrahigh-speedcontrol,customizedtimingandsynchronization,low-levelsignalprocessing,andcustomI/Owithanalog,digital,andcounterswithinasingledevice.YoualsocanintegrateyourcustomNIRIOhardwarewithimageacquisitionandanalysis,motioncontrol,andindustrialprotocols,suchasCANandRS232,torapidlyprototypeandimplementacompletePACsystem.TableofContentsIntroductionNIRIOHardwareforPACsBuildingPACswithLabVIEWandtheLabVIEWFPGAModuleFPGADevelopmentFlowUsingNISoftMotiontoCreateCustomMotionControllersApplicationsConclusionIntroductionYoucanusegraphicalprogramminginLabVIEWandtheLabVIEWFPGAModuletoconfiguretheFPGA(field-programmablegatearray)onNIRIOdevices.RIOtechnology,themergingofLabVIEWgraphicalprogrammingwithFPGAsonNIRIOhardware,providesaflexibleplatformforcreatingsophisticatedmeasurementandcontrolsystemsthatyoucouldpreviouslycreateonlywithcustom-designedhardware.AnFPGAisachipthatconsistsofmanyunconfiguredlogicgates.Unlikethefixed,vendor-definedfunctionalityofanASIC(applicationspecificintegratedcircuit)chip,youcanconfigureandreconfigurethelogiconFPGAsforyourspecificapplication.FPGAsareusedinapplicationswhereeitherthecostofdevelopingandfabricatinganASICisprohibitive,orthehardwaremustbereconfiguredafterbeingplacedintoservice.Theflexible,software-programmablearchitectureofFPGAsofferbenefitssuchashigh-performanceexecutionofcustomalgorithms,precisetimingandsynchronization,rapiddecisionmaking,andsimultaneousexecutionofparalleltasks.Today,FPGAsappearinsuchdevicesasinstruments,consumerelectronics,automobiles,aircraft,copymachines,andapplication-specificcomputerhardware.WhileFPGAsareoftenusedinindustrialcontrolproducts,FPGAfunctionalityhasnotpreviouslybeenmadeaccessibletoindustrialcontrolengineers.DefiningFPGAshashistoricallyrequiredexpertiseusingHDLprogrammingorcomplexdesigntoolsusedmorebyhardwaredesignengineersthanbycontrolengineers.WiththeLabVIEWFPGAModuleandNIRIOhardware,younowcanuseLabVIEW,ahigh-levelgraphicaldevelopmentenvironmentdesignedspecificallyformeasurementandcontrolapplications,tocreatePACsthathavethecustomization,flexibility,andhigh-performanceofFPGAs.BecausetheLabVIEWFPGAModuleconfigurescustomcircuitryinhardware,yoursystemcanprocessandgeneratesynchronizedanaloganddigitalsignalsrapidlyanddeterministically.Figure1illustratesmanyoftheNIRIOdevicesthatyoucanconfigureusingtheLabVIEWFPGAModule.Figure1.LabVIEWFPGAVIBlockDiagramandRIOHardwarePlatformsNIRIOHardwareforPACsHistorically,programmingFPGAshasbeenlimitedtoengineerswhohavein-depthknowledgeofVHDLorotherlow-leveldesigntools,whichrequireovercomingaverysteeplearningcurve.WiththeLabVIEWFPGAModule,NIhasopenedFPGAtechnologytoabroadersetofengineerswhocannowdefineFPGAlogicusingLabVIEWgraphicaldevelopment.Measurementandcontrolengineerscanfocusprimarilyontheirtestandcontrolapplication,wheretheirexpertiselies,ratherthanthelow-levelsemanticsoftransferringlogicintothecellsofthechip.TheLabVIEWFPGAModulemodelworksbecauseofthetightintegrationbetweentheLabVIEWFPGAModuleandthecommercialoff-the-shelf(COTS)hardwarearchitectureoftheFPGAandsurroundingI/Ocomponents.NationalInstrumentsPACsprovidemodular,off-the-shelfplatformsforyourindustrialcontrolapplications.WiththeimplementationofRIOtechnologyonPCI,PXI,andCompactVisionSystemplatformsandtheintroductionofRIO-basedCompactRIO,engineersnowhavethebenefitsofaCOTSplatformwiththehigh-performance,flexibility,andcustomizationbenefitsofFPGAsattheirdisposaltobuil