基于FPGA的DES、3DES硬件加密技術基于FPGA的DES、3DES硬件加密技術傳統的加密工作是通過在主機上運行加密軟件實現的。這種方法除占用主機資源外，運算速度較慢，安全性也較差。而硬件加密是通過專用加密芯片、FPGA芯片或獨立的處理芯片等實現密碼運算。相對于軟件加密，硬件加密具有加密速度快、占用計算機資源少、安全性高等優點。設計思路

本設計首先用硬件描述語言（VHDL）進行DES（數據加密標準）、3DES（三重DES）算法編碼和系統設計，然后采用FPGA來具體實現。采用FPGA設計靈活，可對芯片內部單元進行配置，可以縮短設計周期和開發時間，同時經過優化可以達到較高的性能。另外有多種EDA開發軟件支持FPGA的設計，在本設計中采用了EDA綜合工具Synplify和Altera公司的QuartusII7.2開發軟件。

系統的硬件結構

整個系統由FPGA、DSP、時鐘電路、電源電路等部分組成，如圖1所示。FPGA是系統的核心器件。DSP作為控制單元，控制數據的傳輸。系統的工作過程是這樣的：在DSP的控制下，主機中待加密的明文數據通過PCI總線傳送到FPGA的RAM區，然后啟動控制模塊的狀態機，把明文送入DES模塊或3DES模塊進行相應的加密運算。運算的結果（密文）再返回到主機中。FPGA自帶的JTAG接口用來連接下載電纜到主機的并口，便于用邏輯分析議對系統調試。EPCS4是FPGA的配置芯片，用來存儲程序。由于系統掉電后FPGA內的程序將丟失，所以每次上電后FPGA首先從EPCS4里讀取相應的配置信息。圖1系統結構框圖

考慮到本設計中FPGA的RAM容量不能太小，以便存儲較多的數據；另外用戶I/O引腳數量應有一定的富裕。最終選擇了Altera公司CycloneIII系列的EP3C25F256C8。其I/O引腳數是156個，RAM總量為608Kb。3DES模塊的設計

采用VHDL編程實現DES算法后，通過Synplify生成一個基本的模塊——DES核（如圖2所示）。圖2DES核

DES核的引腳功能如下。

clk：時鐘輸入端，本設計時鐘源為50MHz晶振；

reset：復位端，低電平有效；

encrypt：加密、解密選擇端，高電平進行加密操作，低電平進行解密操作；

din[63..0]：數據輸入端；

din_valid：數據輸入有效端；

key_in[55..0]：密鑰輸入端；

dout[63..0]：數據輸出端：

dout_valid：數據輸出有效端；

busy：忙信號標志端，當busy為高時說明正在進行算法轉換，為低時可以輸入數據。

用DES核構成的3DES模塊，將其移植到QuartusII7.2里，通過編程實現對此模塊的控制，設計中用到了狀態機。狀態機是組合邏輯和寄存器邏輯的特殊組合，尤其適合于數字系統的控制設計，系統的狀態在一定的條件下相互轉移。狀態機的轉移圖如圖3所示，下面以加密過程為例，說明具體的實現過程。圖3控制模塊的狀態機

系統復位后FPGA進入空閑狀態（3DES_IDLE），當算法選擇信號chooes=’1’時選擇3DES算法；開始信號start=’1’時，狀態機進入寫密鑰狀態（3DES_KEY）；在寫密鑰狀態FPGA將內部RAM區存儲的112位密鑰寫入3DES模塊，寫完后判斷busy信號，當busy=’0’時進入寫數據狀態（3DES_DATA）；在此狀態，RAM中的一個待加密的明文分組64bit傳入到3DES模塊里，之后3DES模塊將此數據進行加密，完成后dout_valid信號變為高電平。狀態機檢測到此信號變高后進入下一狀態（3DES_RDDATA），將加密后的密文寫回到RAM區，之后判斷是否處理完了所有的明文分組，如果未處理完，當busy=’0’時重復3DES_DATA狀態，加密下一個明文分組，直到處理完所有的明文數據，狀態機才進入3DES_DONE狀態，從而完成了整個加密過程。解密的過程同加密過程一樣，通過邏輯加以區分。

DES模塊的設計

DES模塊采用4個DES核并行處理數據的流水線設計方法。其狀態機同3DES類似，所不同的是在寫密鑰狀態向DES模塊寫入56位密鑰，在寫數據狀態向DES模塊寫入256位數據，每個DES核處理64位數據，其中第一個DES核處理數據的0～63bit，第二個DES核處理64～127bit，依次類推。操作完成后DES模塊將256位的密文或明文再傳入到RAM里。采用流水線設計可以使4個DES核并行工作，大大提高了加解密速度。方案的驗證及性能

調試的過程中用到SignalTap，SignalTap宏功能是一種嵌入式邏輯分析器，能夠在器件的特定觸發點捕獲數據并保存到FPGA的嵌入式系統塊中。這些數據被送到JTAG接口，通過ByteBlasterII下載電纜上傳到quartusII波形編輯器中進行顯示。圖4為在調試過程中用SignalTap捕捉到的3DES運算的時序，平均18個時鐘周期處理完一個數據分組（64bit）。圖5為DES運算的時序，平均36個時鐘周期處理完一個數據分組（256bit）。

最終調試DES、3DES算法加解密成功后，將QuartusII7.2編譯生成的編程文件通過下載電纜ByteBlasterII下載到我們的試驗板卡上。在WindowsXP的系統下，用VC的環境編寫出了測試程序和驅動程序，最終測得DES加解密的速度是：230Mb/s；3DES加解密的速度是：120Mb/s。圖43DES時序波形圖圖5DES時序波形圖注意事項

用SignalTap進行調試的過程中，要使采樣頻率大于被測信號的最高頻率，否則無法正確反映被測信號的波形變化。由于系統的輸入最高頻率為50MHz，為了調試正確，利用了FPGA的鎖相環對輸入時鐘進行倍頻，從而用100MHz的信號作為采樣頻率。另外需要設置合適的觸發點及采樣深度。

系統優缺點分析及改進方法

優點：設計過程中采用了狀態機和流水線技術，提高了數據的加解密速度；另外采用FPGA使得設計比較靈活，各模塊均用了硬件描述語言編碼實現。

不足之處：DES曾被人利用網絡計算采用窮舉