eda技術實用教程-veriloghdl答案【篇一：eda技術與vhdl程序開發基礎教程課后答案】eda的英文全稱是electronicdesignautomation2.eda系統設計自動化eda階段三個發展階段3.eda技術的應用可概括為4.目前比較流行的主流廠家的eda軟件有、5.常用的設計輸入方式有原理圖輸入、文本輸入、狀態機輸入6.常用的硬件描述語言有7.邏輯綜合后生成的網表文件為edif8.布局布線主要完成9.10.常用的第三方eda工具軟件有synplify/synplifypro、leonardospectrum1.8.2選擇1.eda技術發展歷程的正確描述為（a）acad-cae-edabeda-cad-caeceda-cae-caddcae-cad-eda2.altera的第四代eda集成開發環境為（c）amodelsimbmux+plusiicquartusiidise3.下列eda工具中，支持狀態圖輸入方式的是（b）aquartusiibisecispdesignexpertdsyplifypro4.下列幾種仿真中考慮了物理模型參數的仿真是（a）a時序仿真b功能仿真c行為仿真d邏輯仿真5.下列描述eda工程設計流程正確的是（c）a輸入-綜合-布線-下載-仿真b布線-仿真-下載-輸入-綜合c輸入-綜合-布線-仿真-下載d輸入-仿真-綜合-布線-下載6.下列編程語言中不屬于硬件描述語言的是（d）avhdlbverilogcabeldphp1.8.3問答1.結合本章學習的知識，簡述什么是eda技術？談談自己對eda技術的認識？答：eda（electronicdesignautomation）工程是現代電子信息工程領域中一門發展迅速的新技術。2.簡要介紹eda技術的發展歷程？答：現代eda技術是20世紀90年代初從計算機輔助設計、輔助制造和輔助測試等工程概念發展而來的。它的成熟主要經歷了計算機輔助設計（cad，computeraideddesign）、計算機輔助工程設計（caed，computeraidedengineeringdesign）和電子設計自動化（eda，electronicsystemdesignautomation）三個階段。3.什么是soc？什么是sopc？答：soc（systemonchip，片上系統）sopc（systemonaprogrammablechip，片上可編程系統)4.對目標器件為cpld/fpga的vhdl設計，主要有幾個步驟？每步的作用和結果分別是什么？答：一個完整的eda工程通常要涉及到系統建模、邏輯綜合、故障測試、功能仿真、時序分析、形式驗證等內容。而對于設計工程師而言，系統建模中的器件模型有生產廠商給出，工程師只需要完成系統設計、邏輯綜合、布局布線、仿真驗證和下載測試幾個步驟。5.簡述asic設計和cpld/fpga設計的區別？答：專用集成電路(asic)采用硬接線的固定模式，而現場可編程門陣列(fpga)則采用可配置芯片的方法，二者差別迥異。可編程器件是目前的新生力量，混合技術也將在未來發揮作用。6.闡述行為仿真、功能仿真和時序仿真的區別？答：行為仿真只考慮邏輯功能。功能仿真僅僅完成了對vhdl所描述電路的邏輯功能進行測試模擬，以觀察其實現的功能是否滿足設計需求，因而仿真過程并不涉及任何具體器件的硬件特性。時序仿真則是比較接近真實器件運行的仿真，在仿真過程中已經對器件的物理模型參數做了恰當的考慮，所以仿真精度要高得多。7.詳細描述eda設計的整個流程？答：系統規格制定（definespecification）設計描述（designdescription）功能驗證（functionverification）邏輯電路合成（logicsynthesis）邏輯門層次的電路功能驗證（gate-levelnetlistverification）配置與繞線（placeandrouting）繞線后的電路功能驗證（postlayoutverification）8.為什么要進行硬件電路的后仿真驗證和測試？答：后仿真考慮了實際器件的模型參數，能夠更好的模擬實際電路工作狀態。測試是檢驗設計合格的最直接的方式。2.8.1填空1.可編程邏輯器件的英文全稱是2.可編程邏輯器件技術經歷了三個發展階段3.cpld個部分4.目前市場份額較大的生產可編程邏輯器件的公司有altera、xillinx、lattice5.根據器件應用技術fpga6.快速通道/互聯通道包括行互連、列互聯、邏輯陣列塊、邏輯單元7.常用的的fpga配置方式為8.實際項目中，實現fpga的配置常常需要附加一片9.球狀封裝的英文縮寫為bga10.cpld/fpga2.8.2選擇1.在下列可編程邏輯器件中，不屬于高密度可編程邏輯器件的是（d）aepldbcpldcfpgadpal2.在下列可編程邏輯器件中，屬于易失性器件的是（d）aepldbcpldcfpgadpal3.下列邏輯部件中不屬于altera公司cpld的是（a）a通用邏輯塊（glb）b可編程連線陣列（pia）c輸入輸出控制（i/o）d邏輯陣列塊（lab）4.下列邏輯部件中不屬于lattice公司cpld的是（d）a通用邏輯塊（glb）b全局布線區（grp）c輸出布線區（orp）d邏輯陣列塊（lab）5.下列fpga中不屬于xilinx公司產品的是（d）axc4000bvirtexcspartandcyclong6.下列fpga中不屬于alter公司產品的是（b）aflex10kbvirtexcstratixdcyclone7.下列配置方式不屬于fpga配置模式的是（d）a主動串行配置模式b被動串行配置模式c主動并行配置模式d被動從屬配置模式8.下列因素中通常不屬于cpld/fpga選型條件的是（d）a邏輯資源b功耗和封裝c價格和速度d產地2.8.3問答1.結合本章學習的知識，簡述cpld的基本結構？答：雖然cpld種類繁多、特點各異，共同之處總結起來可以概括為三個部分：●可編程邏輯陣列塊；●輸入/輸出塊；●互聯資源；其中，可編程邏輯陣列塊類似于一個低密度的pal/gal，包括乘積項的與陣列、乘積項分配和邏輯宏單元等。乘積項與陣列定義了每個宏單元乘積項的數量和每個邏輯塊乘積項的最大容量，能有效的實現各種邏輯功能。2.結合本章學習的知識，簡述fpga的基本結構？答：基于sram編程的fpga以xilinx的邏輯單元陣列（lca，logiccellarray）為例，基本結構如圖2-20所示。模塊圖2-20fpga的基本機構反熔絲技術fpga器件的邏輯結構采用基于多路選擇器的基本邏輯單元，配置數據放在反熔絲開關矩陣中，通過編程使部分反熔絲介質擊穿，導通開關從而實現器件的編程。如圖2-21所示互聯資源邏輯陣列圖2-21反熔絲技術的fpga結構3.基于sram編程的fpga有哪些特征？優缺點？答：fpga器件的優點：●可以反復編程，對于一般規模的器件，上電幾十毫秒就可以完成配置數據的加載；●開發設計不需要專門的編程器；●與cmos工藝的存儲器兼容，價格較低；fpga器件的缺點：●由于器件掉電后sram容易丟失配置數據，因而常常在fpga外部添加一個制度春初期prom或eprom來保存這些配置數據，從而給配置數據的保密帶來了困難；●器件內部可編程連線和邏輯定義通過大量的傳輸門開關實現，從而導致電阻變大，傳遞信號的速度收到影響，限制工作頻率；4.簡述max7000器件的結構及特點？答：【篇二：eda技術課程大綱】開課對象：電子信息工程/電子信息科學與技術/電子科學與技術/集成電路設計專業本科學生課程類別：學院定必修一、課程的任務和目的本課程是電類專業的專業基礎課，要求學生通過本課程的學習和實驗，初步掌握常用eda工具的使用方法、fpga的開發技術以及vhdl語言的編程方法。能比較熟練地使用quartusii等常用eda軟件對fpga和cpld作一些簡單電路系統的設計，同時能較好地使用vhdl語言設計簡單的邏輯電路和邏輯系統，學會行為仿真、時序仿真和硬件測試技術，為現代eda工程技術的進一步學習，asic器件設計以及超大規模集成電路設計奠定基礎。作為一門專業基礎課，除了為現代電子線路課程，軟件無線電課程奠定理論和實踐方面的基礎外，還是其他一些課程的先修課，如微電子導論、現代asic設計、硬件描述語言仿真/綜合器設計、大規模集成電路設計等。二、課程內容與基本要求（一）概論介紹現代eda技術，vhdl概況，介紹自頂向下的系統設計方法以及fpga和cpld的基本技術，要求對現代eda技術及實現工具的使用方法和發展情況有一初步了解。（二）eda設計流程及工具首先介紹基于eda軟件的fpga/cpld開發流程和asic設計流程，然后分別介紹與這些設計流程中各環節密切相關的eda工具軟件，最后簡述quartusii的基本情況和ip。（三）fpga/cpld結構與應用主要介紹幾類常用的大規模可編程邏輯器件的結構和工作原理。對cpld的乘積項原理和fpga的查找表原理分別進行剖析。最后介紹相關的編程下載和測試技術。（四）vhdl設計初步通過數個簡單、完整而典型的vhdl設計示例，使學生初步了解用vhdl表達和設計電路的方法，并對由此而引出的vhdl語言現象和語句規則能逐步趨向系統的了解。（五）quartusii應用向導通過實例，詳細介紹基于quartusii的vhdl文本輸入設計流程，包括設計輸入、綜合、適配、仿真測試和編程下載等方法，以及quartusii包含的一些有用的測試手段，最后介紹原理圖輸入設計方法。（六）vhdl設計進階介紹一些新的實例及相關的vhdl語法知識，使學生進一步了解vhdl語言現象和語句規則的特點，以及應用vhdl表達與設計電路的方法。（七）宏功能模塊與ip應用altera提供了可參數化的宏功能模塊和lpm函數，并基于altera器件的結構做了優化設計，使得設計的效率和可靠性得到了很大的提高。可以根據實際電路的設計需要，選擇lpm庫中的適當模塊，并為其設定適當的參數，滿足設計的需要。本章通過一些示例介紹lpm宏功能模塊與ip核的使用方法。（八）狀態機設計介紹使用vhdl設計有限狀態機一般性程序結構；介紹狀態機的實用程序設計、狀態編碼方法以及非法狀態排除技術。（九）vhdl程序結構與規則介紹vhdl的基本程序結構，包括實體、結構體、進程、庫和子程序等主要語句結構，要求掌握vhdl可綜合程序設計的基本程序結構。重點了解進程語句結構及其運行特點。（十）vhdl語句與vhdl仿真簡要介紹vhdl編程的3種描述風格；介紹vhdl仿真方法、目的和延時模型、簡介vhdl程序綜合概念與可綜合的要求，介紹時序電路和組合電路的設計要點和方法。（十一）設計優化和時序分析分析資源優化、速度優化的常用方法，介紹quartusii中優化設置與優化設計方法、以及時序分析方法。（十二）實驗由于本課程是一實踐性很強，且軟硬件設計密切結合的課程，所以安排了較多的實驗內容，實驗總學時為21，除實驗1為基礎實驗，其余均為綜合、設計性實驗。實驗1：基于vhdl的簡單組合與時序電路設計4學時實驗2：quartusii原理圖設計4學時實驗3：7段數碼管顯示譯碼設計4學時實驗4：數控分頻器設計4學時實驗5：正弦波形信號發生器設計4學時實驗6：8位十六機制頻率計設計4學時實驗7：序列檢測器設計）4學時實驗8：數據采集電路和簡易存儲示波器設計4學時實驗9：比較器和d/a實現的d/a電路設計4學時實驗10：樂曲硬件演奏電路設計4學時三、與各課程的聯系先修課程：c語言，脈沖與數字電路，電路分析，信號系統，高等數學，微機原理。四、對學生能力培養的要求通過對本課程的學習，學生能較好地掌握全新的硬件電子系統的設計技術，更深刻地了解計算機軟件語言與硬件語言實現的現代電子系統設計能力。通過理論學習與實踐設計鍛煉的緊密結合，提高理論與工程實際相結合的能力，為未來進一步的學習和工作實踐奠定良好基礎。五、學時分配本課程總學時數為51，其中授課30學時，實驗21學時，具體分配如下：（一）概論2學時（二）eda設計流程及工具2學時（三）fpga/cpld結構與應用2學時（四）vhdl設計初步4學時（五）quartusii應用向導2學時（六）vhdl設計進階4學時（七）宏功能模塊與ip應用2學時（八）狀態機設計2學時（九）vhdl程序結構與規則2學時（十）vhdl語句與vhdl仿真1學時（十一）設計優化和時序分析1學時（十二）實驗實驗1：基于vhdl的簡單組合與時序電路設計4學時實驗2：quartusii原理圖設計4學時實驗3：7段數碼管顯示譯碼設計4學時實驗4：數控分頻器設計4學時實驗5：正弦波形信號發生器設計4學時實驗6：8位十六機制頻率計設計4學時實驗7：序列檢測器設計）4學時實驗8：數據采集電路和簡易存儲示波器設計4學時實驗9：比較器和d/a實現的d/a電路設計4學時實驗10：樂曲硬件演奏電路設計4學時六、教材與參考書教材：eda技術實用教程（第三版），潘松、黃繼業編著，科學出版社，2006。參考書：cpld/fpga的開發與應用，徐志軍、徐光輝編著，電子工業出版社，2002；電子設計自動化（eda）教程，王鎖萍，電子科技大學出版社，2000；數字系統設計與pld應用技術，蔣璇、臧春華編著，電子工業出版社，2001；sopc技術實用教程，潘松、黃繼業、曾毓編著，清華大學出版社，2005；數字系統設計與veriloghdl，王金明、楊吉斌編著，電子工業出版社，2002；alteradigitallibrary，alteracorporation，altera，2002；databook2001，xilinxinc.，xilinx，2001。黃河科技學院2010至2011學年第1學期學期授課計劃2010年9月8日【篇三：eda技術習題】前最流行的并成為ieee標準的硬件描述語言包括vhdl語言和veriloghdl語言。2.eda中文全稱是電子設計自動化。ip核在eda技術和開發中具有十分重要的地位，ip指的是知識產權核或知識產權模塊。3.將硬件描述語言轉化為硬件電路的重要工具軟件稱為hdl綜合器。p214.一般情況下，fpga是基于與或陣列的可編程邏輯結構，cpld是基于查找表的可編程邏輯結構。p285.eda仿真過程中主要涉及時序仿真和功能仿真。6.eda的優化設計主要是進行資源優化和速度優化，其中速度優化主要有流水線設計、寄存器配平和關鍵路徑法等三種優化方法。p3267.vhdl子程序有procedure、function兩類。p2308.eda的中文全稱為_電子設計自動化_______，hdl為_硬件描述語言___。9.基于eda軟件的fpga/cpld設計流程為：原理圖/hdl文本輸入→_功能仿真_→綜合→適配→_時序仿真__→編程下載→硬件測試。10.fpga中文全稱是_現場可編程門陣列_，cpld中文全稱是_復雜可編程邏輯器件_。其中___cpld__是基于乘積項的可編程邏輯結構，_fpga__是基于查找表的可編程邏輯結構。p2811.vhdl語言按照執行順序的不同可以分為_順序語句_和并行語句_語句。12.在仿真延時中，y=xafter20ns中的20ns指的是__固有______延時,y=transportxafter20ns中的20ns指的是__傳輸__延時。p15113.資源優化主要有__資源共享_、_邏輯優化__和_串行化__等三種優化方式。p326二、問答題1．與傳統電子設計方法相比，eda采什么設計方法？比較這兩種設計方法的區別？答：eda采用自頂向下的設計方法手工設計方法缺點：1)設計、調試十分困難。2)查找和修改十分不便。3)大量文檔，不易管理。4)可移植性差。5)只有在設計出樣機或生產出芯片后才能進行實測。eda技術有很大不同：1)采用硬件描述語言作為設計輸入。2)庫(library)的引入。3)設計文檔的管理。4)強大的系統建模、電路仿真功能。5)具有自主知識產權。6)標準化、規范化及ip核的可利用性。7)自頂向下設計方案。8)自動設計、仿真和測試技術。9)對設計者的硬件知識、經驗要求低。10)高速性能好（與以cpu為主的電路系統相比）。11)純硬件系統的高可靠性。.2．簡述eda設計流程。答：設計輸入綜合適配仿真下載硬件測試3．根據編程方式的不同，pld器件可以分為哪幾類？熔絲型器件；反熔絲型器件；eprom型；eeprom型；sram型；flash型。4．什么是重載？重載函數有何用處？答：同樣名稱的函數可以用不同的數據類型作為此函數的參數定義多次，以此定義的函數稱為重載函數；5．vhdl語言按照執行順序的不同可以分為哪兩類基本語句？并且各舉一例說明。答：順序語句和并行語句1.什么是自頂向下的設計方法？與傳統電子設計方法相比有什么優點？答：自頂向下就是在整個設計流程中各個設計流程逐步求精的過程，即是從高抽象級別到低抽象級別的整個設計周期。優點：在整個設計過程中不必太注意目標器件的設計細節。2.在fpga設計過程中，綜合的含義是什么？主要有哪幾種類型的綜合？答：綜合：將用行為和功能層次表達的電子系統轉換成為低層次的便于具體實現的模塊組合裝配的過程。有語言綜合、行為綜合、邏輯綜合、結構綜合3.eda技術最終實現目標的asic可以通過哪三種途徑完成？答：門陣法標準單元法可編輯邏輯器件控制法4.簡述信號與變量的主要區別。（3分）1答：p1305.在vhdl設計中，給觸發器復位有哪兩種方法？如果時鐘進程中用了敏感信號表，哪種復位方式必須要把復位信號放在敏感信號表中？（3分）答：同步復位異步復位。異步復位6．利用fpga構成數字系統時為什么需要配備一個prom或eeprom?（2分）三、vhdl程序填空：（10分，每空1分）下面程序是一個具有加法和減法功能的16位計數器vhdl描述，試補充完整。空1ieee;（library）use空2.std_logic_1164.all;(ieee)useieee.空3.all;(std_logic_unsigned)空4cnt_add_subis(entity)port(clk:instd_logic;rst:instd_logic;enable:instd_logic;add_sub:instd_logic;q:outstd_logic_vector(15downto0));endcnt_add_sub;architecturecnt_add_subof空5is(cnt_add_sub)空6q_tmp:std_logic_vector(15downto0);(signal)begin空7(clk,rst)(process)begin空8rst=1thenq_tmp=(others=0);(if)elsif空9andclk=1then（clk’event）ifenable=1thenifadd_sub=1thenq_tmp=q_tmp+1;q_tmp=q_tmp-1;else空10;(endif)endif;endif;endprocess;q=q_tmp;endcnt_add_sub;下面程序是一位全加器的vhdl描述，試補充完整。--半加器描述空1ieee;(library)useieee.std_logic_1164.all;entity空2is(h_adder)空3(a,b:instd_logic;co,so:outstd_logic);endentityh_adder;architecture空4ofh_adderis(fh1)beginso=not(axor(notb));co=aandb;endarchitecturefh1;--一位全加器頂層設計描述??entityf_adderisport(ain，bin，cin:空5std_logic;(in)cout，sum:outstd_logic);endentityf_adder;architecturefd1off_adderis空6h_adderis(component)port(a，b:instd_logic;co，so:outstd_logic);endcomponent；空7d，e，f:std_logic;(signal)beginu1:空8portmap(a=ain，b=bin，co=d，so=e);(h_adder)u2:h_adderportmap(a=空9，b=cin，co=f，so=sum);(e)cout=d空10f;(or)endarchitecturefd1;在程序中存在5處錯誤，試找出錯誤，寫出錯誤原因，并寫出正確語句。第1行－libraryieee;第2行－useieee.std_logic_1164.all;第3行－useieee.std_logic_unsigned.all;第4行－entitydecoder38is第5行－port(q0:outstd_logic_vector(7downto0);第6行－q1:instd_logic_vector(2downto0);第7行－en:instd_logic);第8行－endentitydecoder38;第9行－architecturecode1ofdecoderis(decoder38)第10行－begin第11行－process()(process(q1))第12行－signaltemp:std_logic_vector(7downto0);(variable)第13行－begin第14行－ifen=1thentemp:=zzzzzzzz;(port)第15行－else第16行－caseq1is第17行－when000=temp:=00000001;第18行－when001=temp:=00000010;第19行－when010=temp:=00000100;第20行－when011=temp:=00001000;第21行－when100=temp:=00010000;第22行－when101=temp:=00100000;第23行－when110=temp:=01000000;第24行－when111=temp:=10000000;第25行－endif;第27行－endprocess;第28行－endarchitecturecode1;四、vhdl程序改錯：（10分）在程序中存在5處錯誤，試找出錯誤，寫出錯誤原因，并寫出正確語句。第1行－libraryieee;第2行－useieee.std_logic_1164.all;第3行－entitymux4is第4行－第5行－port(s0,s1,a,b,c,d:instd_logic;y:outstd_logic;);（刪去；）(前插入endcase)第26行－q1=temp;(q0