IC設計工具原理

（Cadence

第一章IC設計基礎集成電路設計就是根據電路功能和性能的要求，在正確選擇系統配置、電路形式、器件結構、工藝方案和設計規則的情況下，盡量減小芯片面積，降低設計成本，縮短設計周期以保全全局優化，設計出滿足要求的集成電路。其最終的輸出是掩模版圖，通過制版和工藝流片得到所需的集成電路。IC設計基礎集成電路制造過程示意圖：IC設計基礎集成電路設計層次主要包括五個層次：（１）系統級（２）算法級（３）寄存器傳輸級（RTL級）（４）邏輯級（５）電路級IC設計基礎集成電路設計特點：（1）集成電路對設計正確性提出了更為嚴格的要求。（2）集成電路對外引出端的數目受外形尺寸限制，外形尺寸與封裝內芯片的引腳數目不可能同步增加，給芯片的檢測帶來困難。（3）集成電路的布局、布線等版圖設計更加復雜，只有最終生成設計版圖，通過制作掩模、流片，才能真正實現集成電路的各種功能。（4）集成電路設計必須采用分層次設計和模塊化設計。IC設計基礎避免集成電路設計中出現錯誤措施有：（1）在芯片中設置容錯電路，使芯片具有一定的修正功能。（2）借助計算機輔助設計工具（EDA工具）對設計的每個階段進行反復驗證和檢查，并對物理因素與電學性能的交織問題進行考慮，以保證設計的正確性。IC設計基礎IC設計流程：IC設計基礎理想的IC設計：根據設計要求進行系統編譯，得到系統性能和功能描述；由系統性能和功能描述直接編譯出邏輯和電路描述；再由邏輯和電路描述直接編譯出相應的物理版圖描述。但由于缺少有效的CAD工具，這種技術迄今難以實現。目前硅編譯器是設計自動化程度最高的一種設計技術，可實現算法級或寄存器傳輸級到掩模版圖，但是適用于少數幾種高度規則結構的集成電路。IC設計基礎典型的實際分層次設計流程：IC設計基礎IC設計方法（1）全定制設計（2）半定制設計

通道門陣列法門海法（3）定制設計

標準單元法通用單元法第二章EDA概述電子設計自動化（EDA：ElectronicDesignAutomation）就是利用計算機作為工作平臺進行電子自動化設計的一項技術。涵蓋內容：系統設計與仿真，電路設計與仿真，印制電路板設計與校正，集成電路版圖設計數模混合設計，嵌入式系統設計，軟硬件系統協同設計，系統芯片設計，可編程邏輯器件和可編程系統芯片設計，專用集成電路設計等EDA概述高級硬件描述語言的完善和IP（IntellectualProperty）芯核被廣泛使用，使得電子系統和設計方式發生了根本性的轉變。IP是集成電路知識產權模塊的簡稱，定義為：經過預先設計、預先驗證，具有相對獨立的功能，可以重復使用在SoC和ASIC中的電路模塊。IP分三類：軟核IP

固核IP

硬核IPEDA概述硬核IP（HardIP）是經過布局、布線并針對某一特定工藝庫優化過的網表或物理級版圖，通常是GDSⅡ-Stream的文件形式。優點：在功耗、尺寸方面都作了充分的優化，有很好的預知性。缺點：由于對工藝的依賴性使得其靈活性和可移植性都較差。EDA概述固核IP（FirmIP）是已經基于一般工藝庫進行了綜合和布局IP核，通常以網表的形式提交客戶使用。固核IP在結構、面積以及性能的安排上都已進行了優化。固核IP提供了介于軟和IP和硬核IP之間的一個折中方案，比起硬核IP，具有較好的靈活性和可移植性，比起軟和IP在性能和面積上有較好的可預知性。EDA概述EDA發展概況：（1）20世紀60、70年代出現計算機輔助設計（CAD）（2）隨后出現CAE、CAM、CAT、CAQ。（3）20世紀80年代，初級的具有自動化功能的EDA出現。（4）20世紀90年代，EDA技術滲透到電子設計和集成電路設計各個領域，形成了區別于傳統設計的整套設計思想和方法。（5）當前，深亞微米工藝和SoC設計對EDA技術提出更高更苛刻的要求。EDA概述EDA技術特征：（1）硬件采用工作站和PC機。（2）具有IP模塊化芯核的設計和可重復利用功能。（3）EDA技術采用高級硬件描述語言描述硬件結構、參數和功能，具有系統級仿真和綜合能力。EDA概述EDA工具一般由兩部分組成：邏輯工具物理工具物理工具主要實現物理布局布線。邏輯工具基于網表、布爾邏輯、傳輸時序等概念。該兩部分由不同工具承擔，利用標準化的網表文件進行數據交換。EDA概述EDA應用于三方面：印制電路板的設計（PCB）可編程數字系統設計（CPLD、FPGA、SOPC）

IC設計（ASIC,Soc）EDA概述設計中采用的輸入方法：

數字IC設計：硬件描述語言，狀態機，原理圖模擬IC設計：圖形輸入，SIPCE語言輸入

PLD設計：HDL語言輸入，原理圖，狀態機，波形輸入

PCB設計：原理圖輸入EDA概述EDA設計方法：（1）行為描述法（2）IP設計與復用技術（3）ASIC設計方法（4）SoC設計方法（5）軟硬件協同設計方法

EDA概述IC設計工具按其用途分類：（1）設計輸入與仿真工具（Cadence公司的Virtuosocomposer、Verilog-XL、NC-verilog）（2）綜合工具（Synopsys公司的DCExpert，Cadence公司的BuilderGates，Magma公司的BlastRTL）（3）布局和布線（CadencePKS和SE-PKS，Synopsys的PhysicalCompiler,Magma公司的BlastFusion）（4）物理版圖設計和驗證工具（Cadence公司的VirtuosoLayoutEditor，Synopsys公司的ComsSE,Tanner公司的L-edit）（5）模擬電路編輯與仿真（Synopsys公司的HSpice，Cadence公司的SpectreSimulator,Tanner公司的S-edit）EDA概述EDA業界三強：

Cadence，強項為IC版圖設計和PCB設計

Synopsys，強項為邏輯綜合

MentorGraphics，強項為PCB設計和深亞微米IC設計驗證和測試EDA概述Cadence公司簡介：成立于1988年，公司總部位于美國加利福尼亞州的SanJose，是全球最大的EDA供應商。產品涵蓋領域：包括系統頂層設計與仿真、信號處理、電路設計與仿真、PCB設計與分析、FPGA及ASIC設計以及深亞微米IC設計等。EDA概述CadenceEDA工具分類：

1、板級電路設計系統工具

ConceptHDL原理圖設計輸入工具

CheckPlusHDL原理圖設計規則檢查工具

SPECTRAQuestEngineerPCB版圖布局規劃工具

AllegroExpert專家級PCB版圖編輯工具

SPECTRAExpertAutoRouter專家級pcb自動布線工具

SigNoise信噪分析工具

EMControl電磁兼容性檢查工具

EDA概述2、邏輯設計與驗證工具

Verilog-xl仿真器

LeapfrogVHDL仿真器

AffirmaNCVerilog仿真器

AffirmaNCVHDL仿真器

Verifault-XL故障仿真器

VeriSure代碼覆蓋率檢查工具

EnvisiaBuildGates綜合工具

EDA概述3、全定制IC設計工具

VirtuosSchematicComposerAnalogDesignEnvironmentVirtuosLayoutEditorSpectraVirtuosoLayoutSynthesizerAssuradraculaDivaEDA概述Synopsys公司簡介：是為全球集成電路設計提供電子設計自動化(EDA)軟件工具的主導企業。為全球電子市場提供技術先進的IC設計與驗證平臺，致力于復雜的芯片上系統(SoCs)的開發。總部設在美國加利福尼亞州MountainView，有超過60家分公司分布在北美、歐洲、日本與亞洲。提供前后端完整IC設計方案的領先EDA工具供應商。是EDA歷史上第一次由一家EDA公司集成了業界最好的前端和后端設計工具。

EDA概述Sysnopsys公司主要產品

Apollo-II（為SoC設計服務的布局布線系統）Hercules（層次化的物理驗證）PrimeTime（全芯片，門級靜態時序分析）Saber（混合信號、混合技術仿真器）SaberDesigner（簡單易用、交互能力強的設計工具）VCS（先進的RTL及門級驗證平臺）Vera（為功能驗證提供測試向量自動生成）Cosmos-Scope（圖形化波形分析儀）CosmosLE（自動化的版圖全定制）ComosSE（全定制的自動化仿真環境）HSPICE（高精度電路仿真）NanoSim（存儲器和混合信號驗證）

EDA概述MentorGraphics公司簡介：

MentorGraphics公司成立于1981年，總部位于美國俄勒岡州的Wilsonville。Mentor提供完整的軟件和硬件設計解決方案。EDA概述

Mentor公司的主要產品

MentorDFT（深亞微米集成電路的設計測試）Calibreproductsuite（深亞微米集成電路的版圖驗證）ModelSim，Eldo，MentorGraphics（深亞微米集成電路的系統設計仿真）BlastRTL（高容量，快速的邏輯綜合器和靜態時序分析模塊）BlastFusion（完整的從門級網表到芯片的物理設計系統）第三章Cdence的系統組織結構大多數Cadence工具使用同樣的庫模型，庫結構按目錄結構組織數據，這利于不同工具之間的數據交互和一致操作。物理組織邏輯組織目錄庫子目錄單元子目錄視圖系統組織結構DDMS（DesignDataManagementSystem）DDMS物理路徑Path/lib/cell_1/layout_3.0邏輯名稱{cell_1layout3.0}Library.lib

系統組織結構TermsandDefinitions庫（library）：特定工藝相關的單元集合單元（cell）：構成系統或芯片模塊的設計對象視圖（view）：單元的一種預定義類型的表示CIW：命令解釋窗口屬性（attributes）：預定義的名稱-值對的集合搜索路徑（searchpath）：指向當前工作目錄和工作庫的指針系統啟動環境設置1.cshrc文件設置.cshrc文件中指定Cadence軟件和licence文件所在的路徑

2.cdsenv文件設置

.cdsenv文件包含了Cadence軟件的一些初始設置，該文件用SKILL語言寫，Cadence可直接執行3.cdsinit文件設置系統啟動5工藝文件（technologyfile)

技術文件包含了設計必需的很多信息，對設計，尤其是版圖設計很重要。它包含層的定義，符號化器件定義，幾何、物理、電學設計規則，以及一些針對特定Cadence工具的規則定義，如自動布局布線的規則，版圖轉換成GDSII時所使用層號的定義。6顯示文件（display.drf）系統啟動系統啟動1前端啟動命令命令規模功能icdes基本數字模擬設計輸入icdssicde加數字設計環境icmsm前端模擬、混合、微波設計iccaxl前端設計加布局規劃系統啟動2版圖工具啟動命令命令規模功能layouts基本版圖設計（具有交互DRC功能）layoutPlusm基本版圖設計（具有自動化設計工具和交互驗證工具）系統啟動3系統級啟動命令命令規模功能swbsPcb設計msfbl混合型號IC設計icfbxl前端到后端大多數工具系統啟動

系統啟動

CommandInterpreterWindow（CIW）Log文件菜單欄窗口號輸出域命令提示行輸入域鼠標按鈕提示幫助系統兩種方式尋求幫助1openbook

在UNIX提示符下輸入命令openbook:host>openbook&2工具在線幫助

每個工具右上角的“help”菜單

第四章模擬IC設計環境ADEADE環境下可以：選擇仿真器選擇仿真類型設置設計變量提取網表運行仿真快速改變仿真設置并重新運行仿真在波形顯示器中顯示仿真波形用波形表達式評估仿真結果進行其他仿真，如Corners,MonteCarlo,etc

SchematicComposorSchematicComposorSchematicComposor新建一個CellviewIntheCIWorLibraryManager,selectSchematicComposor添加器件SelectAdd-instancetodisplaytheAddInstanceformSchematicComposor添加連線并給連線命名SelectAdd-WireorpressitoaddwiresforinstancesSelectAdd-WirenametodisplaytheviewofaddwirenameSchematicComposor添加管腳SelectAdd-pinorpressp

每一個管腳都有確定的名字和方向（input，output，orinputoutput）。

管腳有三種類型：

SchematicpinsSymbolpinsOffsheetpinsSchematicComposor添加激勵源Sourceandgroundcellsareintheanalogliblibrary.SchematicComposor電路檢查Pressthebuttonofcheckandsave.在電路檢查過程中會執行以下的程序：UpdateConnectivitySchematicRulesCheckLogicalchecksPhysicalChecksNamechecksCross-ViewCheckerExecuteCheck-RulesSetuptoeditthecheckingrulesAnalogSimulation模擬仿真流程：AnalogSimulation啟動仿真環境SelectTools-AnalogEnvironmentfromtheschematicmenubanner,orselectTools-AnalogEnvironment–SimulationfromtheCIWAnalogSimulation設置仿真器Select–Simulator/Directory/HostAnalogSimulation設置模型文件Selectthemodelfilesinsimulationwindow,SelectSetup-ModelLibrariesAnalogSimulation設置設計變量SelectVariables-EditorclicktheEditVariablesiconAnalogSimulation設置仿真類型SelectAnalyses-ChooseorclicktheChooseAnaysesiconAnalogSimulation選擇信號輸出Select:Output-ToBePlotted-SelectOnSchematicAnalogSimulation提取網表AnalogSimulation運行仿真SelectSimulation-RunorSelecttheRuniconontherightsideofthesimulationwindowSimulationResultsDisplayTools波形顯示工具用于顯示仿真數據，Cadence中波形顯示及相關工具包括：WaveScanWaveformWindow（AWD）WaveformCalculator（WaveScan&AWD）ResultsBrowserSnapshotToolAnnotatingComponentDisplaySimulationResultsDisplayTools波形顯示工具選擇：

AccessiblefromtheSession-OptionscommandwindowinADEtoswitchbetweenAWDandWavescanSimulationResultsDisplayToolsTheWaveScanResultsBrowser

SelectTools-ResultsBrowserfromADESimulationResultsDisplayToolsCalculatorinWaveScanSimulationResultsDisplayToolsTheWaveformWindow(AWD)SKILLandOCEANSKILL是DFⅡ和ADE環境的基本描述語言。OCEAN命令語言是基于SKILL語言的，并且很多SKILL和OCEAN命令是相似而且可以互換的。SKILLandOCEANSKILL語言是一種基于圖形界面的程序語言。DFⅡ和ADE環境下大多數的特征和應用都是用SKILL代碼描述的。ADE環境及相關工具可以通過使用SKILL語言定制化。SKILL語言是OCEAN命令語言的基礎。SKILLandOCEAN執行SKILL命令和程序的方法：（1）CIW窗口的命令行接收SKILL命令。（2）CIW窗口的命令行可以執行SKILL程序（3）Waveform計算器的輸入行可以執行由SKILL語言描述的算術運算表達式。第五章版圖設計工具－VirtuosoLEVirtuosoLayoutEditor－版圖編輯大師

Cadence最精華的部分在哪里VirtuosoLayoutEditor界面漂亮友好功能強大完備操作方便高效版圖設計工具－VirtuosoLE目標理解LayoutEditor環境學會如何使用LayoutEditor學會運行交互DRC&LVS學會將設計轉為Streamformat學會定制版圖編輯環境版圖設計工具－VirtuosoLE單元設計具體流程VirtuosoLE使用介紹第一步：建庫執行：CIW－>Tools－>LibraryManager…LM－>File－>New－>Library…

VirtuosoLE使用介紹第二步：指定工藝文件VirtuosoLE使用介紹第三步：建立版圖單元執行：LM－>File－>New－>CellView…

VirtuosoLE使用介紹第四步：打開版圖單元執行：CIW－>File－>Open…

選擇庫選擇視圖選擇單元版圖設計工具－VirtuosoLE版圖編輯環境版圖設計工具－VirtuosoLEVirtuosoLayoutEditing版圖設計工具－VirtuosoLELSW-層選擇窗口版圖設計工具－VirtuosoLE設置有效Drawing層

執行：LSW－>Edit－>SetValidLayers…

版圖設計工具－VirtuosoLEDisplayResourceEditor版圖設計工具－VirtuosoLELayersanddisplay.drf版圖設計工具－VirtuosoLESetDisplayOptions版圖設計工具－VirtuosoLESetEditorOptions版圖設計工具－VirtuosoLE鼠標用法版圖設計工具－VirtuosoLE工藝文件流圖版圖設計工具－VirtuosoLETechnologyFile命令版圖設計工具－VirtuosoLE主要編輯命令Undo－取消Redo－恢復Move－移動Copy－復制Stretch－拉伸Delete－刪除Merge－合并Search－搜索編輯命令非常友好，先點擊命令，然后對目標圖形進行操作版圖設計工具－VirtuosoLE主要創建命令Rectangle－矩形Polygon－多邊形Path－互聯Label－標簽Instance－例元Contact－通孔現在LSW中選中層，然后點擊創建命令，在畫相應圖形繪制反相器版圖INVExample

首先回顧一下CMOS反相器制作流程：Stage1:NwellPwell繪制反相器版圖Stage2:PdiffusionNdiffusion繪制反相器版圖Stage3:Polygate繪制反相器版圖Stage4:P+implantN+implant

繪制反相器版圖Stage5:contact繪制反相器版圖Stage6:Metal1繪制反相器版圖Stage7:via繪制反相器版圖Stage8:Metal2繪制反相器版圖

版圖編輯工具使用器件加工工藝流程OK！！！繪制反相器版圖1繪制反相器版圖2繪制反相器版圖3繪制反相器版圖4繪制反相器版圖5繪制反相器版圖6繪制反相器版圖7繪制反相器版圖8繪制反相器版圖9VirtuosoLayoutEditor

現在，你已經掌握版圖編輯大師的基本操作，通過上機實驗鞏固和提高！設計流程

版圖驗證版圖驗證的必要性？確保版圖繪制滿足設計規則確保版圖與實際電路圖一致確保版圖沒有違反電氣規則可供參數提取以便進行后模擬版圖驗證IC后端流程圖:Cadence版圖驗證工具Diva

Diva是Cadence的版圖編輯大師Virtuoso集成的交互式版圖驗證工具，具有使用方便、操作快捷的特點，非常適合中小規模單元的版圖驗證。

Dracula

Dracula（吸血鬼）是Cadence的一個獨立的版圖驗證工具，按批處理方式工作，功能十分強大，目前是完整芯片驗證的標準。版圖驗證工具－DIVA

Diva－DesignInteractiveVerificationAutomation

DIVA是Cadence軟件中的驗證工具集，用它可以找出并糾正設計中的錯誤.它除了可以處理物理版圖和準備好的電氣數據，從而進行版圖和線路圖的對查（LVS）外。還可以在設計的初期就進行版圖檢查，盡早發現錯誤并互動地把錯誤顯示出來，有利于及時發現錯誤所在，易于糾正。

版圖驗證工具－DIVA

Diva工具集組成:1.設計規則檢查（iDRC）2.版圖寄生參數提取（iLPE）3.寄生電阻提取（iPRE）4.電氣規則檢查（iERC）5.版圖與電路圖一致比較（iLVS）版圖驗證工具－DIVARemark:Diva中各個組件之間是互相聯系的，有時候一個組件的執行要依賴另一個組件先執行。例如：要執行LVS就先要執行DRC。

運行Diva之前，要準備好規則驗證文件，這些文件有默認名稱：做DRC時的文件應以divaDRC.rul命名，版圖提取文件以divaEXT.rul命名。做LVS時規則文件應以divaLVS.rul命名。版圖驗證工具－DIVADIVA功能DRCExtractorERCLVS版圖驗證工具－DIVADRC:對IC版圖做幾何空間檢查，以確保線路能夠被特定加工工藝實現。ERC:檢查電源、地的短路，懸空器件和節點等電氣特性。LVS:將版圖與電路原理圖做對比，以檢查電路的連接，與MOS的長寬值是否匹配。LPE:從版圖數據庫提取電氣參數（如MOS的W、L值

BJT、二極管的面積，周長，結點寄生電容等）并以Hspice網表方式表示電路。

版圖驗證工具－DIVADIVA工具流程版圖驗證工具－DIVADesignRuleChecking版圖驗證工具－DIVADRC界面版圖驗證工具－DIVACheckingMethod指的是要檢查的版圖的類型:Flat

表示檢查版圖中所有的圖形，對子版圖塊不檢查。Hierarchical利用層次之間的結構關系和模式識別優化，檢查電路中每個單元塊內部是否正確。hierw/ooptimization利用層次之間的結構關系而不用模式識別優化，來檢查電路中每個單元塊。CheckingLimit可以選擇檢查哪一部分的版圖:Full表示查整個版圖Incremental查自從上一次DRC檢查以來，改變的版圖。byarea是指在指定區域進行DRC檢查。一般版圖較大時，可以分塊檢查。

版圖驗證工具－DIVASwitchNames在DRC文件中，我們設置的switch在這里都會出現。這個選項可以方便我們對版圖文件進行分類檢查。這在大規模的電路檢查中非常重要。EchoCommands

選上時在執行DRC的同時在CIW窗口中顯示DRC文件。RulesFile

指明DRC規則文件的名稱，默認為divaDRC.rulRulesLibrary

這里選定規則文件在哪個庫里。Machine

指明在哪臺機器上運行DRC命令。local

表示在本機上運行。對于我們來說，是在本機運行的，選local。remote

表示在遠程機器上運行。RemoteMachineName

遠程機器的名字。

版圖驗證工具－DIVA

Diva查錯:錯誤在版圖文件中會高亮顯示，很容易觀察到。另外也可以選擇Verify-Markers-Find菜單來幫助找錯。單擊菜單后會彈出一個窗口，在這個窗口中單擊apply就可以顯示第一個錯誤。同樣，可以選擇Verify-Markers-Explain來看錯誤的原因提示。選中該菜單后，用鼠標在版圖上出錯了的地方單擊就可以了。也可以選擇Verify-Markers-Delete把這些錯誤提示刪除。

版圖驗證工具－DIVA

版圖驗證工具－DIVA分析錯誤（Explain）版圖驗證工具－DIVA

版圖驗證工具－DIVAExtractor版圖驗證工具－DIVAExtractor功能提取器件和互聯信息用于ERC或LVS提取網表提取有寄生參數的版圖網表用于模擬提取層次FlatHierarchicalMicro版圖驗證工具－DIVAExtractor界面版圖驗證工具－DIVA

版圖驗證工具－DIVALVS版圖驗證工具－DIVA

LVS版圖驗證工具－DIVA

LVSCheck版圖驗證工具－DraculaDracula（吸血鬼）是

Cadence的一個獨立的版圖驗證工具，它采用批處理的工作方式。Dracula功能強大，目前被認為布局驗證的標準，幾乎全世界所有的

IC公司都拿它作

sigh-off的憑據。特別是對整個芯片版圖的最后驗證，一定要交由

Dracula處理。

版圖驗證工具－DraculaBasicsofDraculaVerication版圖驗證與工藝相關-需要工藝信息數據庫版圖驗證輸入-版圖數據(GDSII格式);網表信息(用于LVS);工藝相關信息驗證方式-IncrementalVSFullchipHierarchicalVSFlattenOnlineVSoffline版圖驗證工具－DraculaDracula主要功能:

1．設計規則檢查－DRC*2．電氣規則檢查－ERC3．版圖&原理圖一致性檢查－LVS*4．版圖參數提取－LPE5．寄生電阻提取－PRE版圖驗證工具－DraculaDracula的處理流程版圖驗證工具－DraculaHowtoUseDraculaTool創建/獲取命令文件;填充設計數據信息;編譯命令文件;提交執行文件;查詢驗證結果報表并修改錯誤;版圖驗證工具－Dracula版圖－>GDSII格式轉換

WHY：Dracula處理對象是GDSII文件操作步驟：執行：CIW－>File－>Export－>Stream…彈出如下窗口：版圖驗證工具－Dracula

運行目錄輸出文件名Whatisthis?版圖驗證工具－Dracula

Itisthis,thetwounitsshouldbeconsistent!Thesetwoitemsshouldbechangedaccordingtoyourd