2023/2/5清華大學出版社Page1第9章信號完整性分析信號完整性概述9.1信號完整性分析注意事項9.2添加信號完整性模型9.3實例講解9.59.1信號完整性概述9.1.1信號完整性的概念9.1.2信號完整性的主要表現9.1.3常見信號完整性問題及其解決方案9.1.4信號完整性分析器2023/2/5清華大學出版社Page22023/2/5清華大學出版社Page39.1.1信號完整性的概念

信號完整性（SignalIntegrity，簡稱SI）主要是指信號在信號線上傳輸的質量，是指信號在電路中能夠以正確的時序和電壓數值做出響應的能力。當信號能以要求的時序、持續時間和電壓幅度到達接受芯片的引腳時，就稱之為良好的信號完整性；反之，當信號不能做出正確的響應或信號質量不能保證系統長期穩定地工作時，就稱之為差的信號完整性。9.1.2信號完整性的主要表現信號完整性主要表現：反射：如果信號在傳輸過程中感受到阻抗的變化時，就會產生反射。振鈴：當信號在驅動端和負載之間產生多次負反射時，就會產生振鈴。地彈：芯片內部地電平相對于電路板地電平的變化現象。竄擾：由同一PCB板上的兩條信號線與地平面引起的，故也稱為三線系統。延遲2023/2/5清華大學出版社Page4差的信號完整性并不是某一單一因素造成的，而是由板級設計中多種因素共同作用引起的。大致可以歸結為以下幾個方面：系統和器件頻率的上升；一般認為，當系統和器件頻率大于等于50MHz時，信號完整性問題就會越來越突出。元器件和PCB的參數；元器件在PCB上的布局；高速信號的布線。2023/2/5清華大學出版社Page52023/2/5清華大學出版社Page69.1.3常見信號完整性問題及其解決方案問題可能原因解決方法變更的解決方法過大的上沖終端阻抗不匹配終端短接使用上升時間緩慢的驅動源直流電壓電平不好線上負載過大交流負載替換直流負載使用能夠提供更大的驅動電流的驅動源過大的竄擾線間耦合過大使用上升時間緩慢的主動驅動電源在被動接收端端接，重新布線或檢查地平線傳輸時間過長傳輸線距離過長，沒有開關動作替換或重新布線，檢查串行端接使用阻抗匹配的驅動源，變更布線策略表9-1信號完整性問題及解決方案9.1.4信號完整性分析器2023/2/5清華大學出版社Page7ProtelDXP包含了一個高級信號完整性分析器，它能夠對已經步好的PCB進行精確地模擬分析。而測試網絡阻抗、降沿信號、升沿信號、信號斜率等設置與PCB的設計規則一樣。如果PCB上任何—個設計要求有問題，該分析器都可以對PCB進行反射或者竄擾分析，以確定問題所在，因而實現了在制作PCB前，以最小的代價解決高速、高頻電路設計帶來的EMC／EMI(電磁兼容／電磁干擾)等問題。ProtelDXP允許用戶在原理圖或PCB編輯器中實現布局前或布局后的信號完整性分析，并且在圖形界面下給出反射和串擾的波形分析結果。2023/2/5清華大學出版社Page8為了更好地進行信號完整性分析，設計者在電路板系統設計過程中，應當特別注意以下幾點：

將對噪聲敏感的元器件進行物理隔離；盡量使線路阻抗匹配以及對信號進行反射控制；采用獨立的電源及地電平層；PCB布線避免走直角；同一組信號線盡量保持在走線上等長；在高速電路設計中，相鄰的兩條信號線的間距應符合3W規則，即間距為信號線寬度W的三倍；選擇容值足夠大、阻抗低的旁路電容，對電源進行退耦處理；將PCB板中的元器件進行合理布局。9.2信號完整性分析注意事項為了得到精確的分析結果，在進行信號完整性分析前，需要注意以下幾點:設計文件集成電路電源網絡設定激勵源層堆棧設置正確每個元器件的信號完整性模型必須正確。2023/2/5清華大學出版社Page99.3添加信號完整性模型ProtelDXP提供了兩種添加信號完整性模型的方法：通過【ModelAssignments】（模型配置）對話框進行添加，該方法是向設計中添加信號完整性模型最簡單的方法；手動方式進行添加，該方法利用【元件屬性】對話框來完成信號完整性模型的添加。2023/2/5清華大學出版社Page10【實例9-1】利用【ModelAssignments】（模型配置）對話框添加信號完整性模型。

本實例要求對“C:\ProgramFilesAltium2004\Examples\ReferenceDesign\4PortSerialInterface\4PortSerialInterface.PPJPCB”添加信號完整性模型。9.4信號完整性分析設定2023/2/5清華大學出版社Page11在進行信號完整性分析之前，需要設定相關的信號完整性規則。ProtelDXP主要包含了13條信號完整性分析規則，用于在檢測PCB設計中一些潛在的信號完整性問題。信號完整性規則的設置可以在PCB編輯環境或者原理圖編輯環境中完成。9.4.1信號完整性規則設置9.4.2信號完整性分析設定9.4.1信號完整性規則設置2023/2/5清華大學出版社Page12在PCB編輯環境下進行信號完整性規則的設置在PCB編輯環境下，執行菜單命令【設計】／【規則】，彈出【PCB規則和約束編輯器】對話框，并從該對話框中打開【SignalIntergity】選項，如圖9-13所示。在該【SignalIntergity】選項中用戶可以選擇設置信號完整分析所需要的規則。圖9-13【PCB規則和約束編輯器】對話框2023/2/5清華大學出版社Page13

在系統默認狀態下，信號完整性分析規則沒有定義。當需要進行信號完整性分析時，可以將光標移到【SignalIntergity】選項中的某一項上，單擊鼠標右鍵，彈出快捷菜單，如圖9-14所示，選中【新建規則】命令，即可建立一個新的分析規則。然后雙擊建立的分析規則，即可進入規則設計對話框。圖9-14快捷菜單13條信號完整性分析規則：1．SignalStimulus（激勵信號）激勵信號是在信號完整性分析中使用的激勵信號的特性。2．Overshoot-FallingEdge（信號超調的下降邊沿）信號超調的下降邊沿用于定義信號下降沿允許的最大超調值。3．Overshoot-RisingEdge（信號超調的上升邊沿）信號超調的上升邊沿用于定義信號上升沿允許的最大超調值。4．Undershoot-FallingEdge（信號下沖的下降沿）信號下沖的下降沿用于定義信號下沖的最大下降值。5．Undershoot-RisingEdge（信號下沖的上升沿）信號下沖的上升沿用于定義信號下沖的最大上升值。2023/2/5清華大學出版社Page146．Impedance（最大／最小阻抗）最大/最小阻抗用于定義所允許電阻的最大和最小值。7.SignalTopValue（高電平信號的最小電壓值）高電平信號的最小電壓值用于定義信號在高電平狀態所允許的最小電壓值。8．SignalBasicValue（基值電壓的最大值）基值電壓的最大值用于定義信號在低電平狀態所允許的最大電壓值。9．FlightTime-RisingEdge（上升沿的最大延遲時間）上升沿的最大延遲時間用于定義信號上升沿的最大允許延遲時間。2023/2/5清華大學出版社Page1510.FlightTime-FallingEdge（下降沿的最大延遲時間）下降沿的最大延遲時間用于定義信號下降沿的最大允許延遲時間。11.Slope-RisingEdge（上升沿斜率）上升沿斜率用于定義上升沿從閾值電壓VT到高電平VIH的最大延遲時間。12.Slope-FallingEdge（下降沿斜率）下降沿斜率用于定義下降沿從閾值電壓VT到低電平VIL的最大延遲時間。13.SupplyNets（電源網絡的電壓值）電源網絡的電壓值用于定義PCB板上的供電網絡標號。2023/2/5清華大學出版社Page16在原理圖編輯環境下進行信號完整性規則的設置2023/2/5清華大學出版社Page17【實例9-3】信號完整性規則——供電網絡的設置本例還是以“C：\ProgramFiles＼Altium2004\Example\ReferenceDesigns＼4PortSerialInterface＼4PortSerialInterface.PRJPCB”為例，要求在原理圖編輯狀態下，設置信號完整性規則中供電網絡的設置。9.4.2信號完整性分析設定2023/2/5清華大學出版社Page18在9.3節【實例9-1】中曾經提到，在PCB編輯狀態下，執行菜單命令【工具】／【信號完整性】時，如果有元器件沒有定義信號完整性分析模型的話，則會彈出【Errorsorwarningsfound】（發現錯誤或警告）對話框，如圖9-4所示。當沒有錯誤或警告存在時，或者單擊【Errororwarningsfound】對話框的按鈕，系統會彈出【信號完整性設定選項】對話框，如圖9-39所示。2023/2/5清華大學出版社Page19圖9-39【信號完整性設定選項】對話框在該對話框中，用戶可以設置【導線阻抗】和【AverageTrackLength】（平均線長度）等參數。2023/2/5清華大學出版社Page20設置完成后，單擊

按鈕，系統彈出【信號完整性】對話框，如圖9-40所示。使用【信號完整性】對話框，用戶就可以對所設計的PCB進行仿真。圖9-40【信號完整性】對話框9.5實例講解2023/2/5清華大學出版社Page21【實例9-4】信號完整性分析實例本例中，仍以PCB項目文件“C：\ProgramFiles＼Altium2004\Example\ReferenceDesigns＼4PortSerialInterface\4PortSerialInterface.PRJPCB”為例進行信號的完整性分析。2