第八章可編程邏輯器件8.1概述8.2現場可編程邏輯陣列(FPLA)18.1概述ROM由二極管與門陣列和二極管或門陣列組成，可用ROM實現組合邏輯函數。但是，二極管與門陣列組成了一個全譯碼電路，實現的是輸入變量的全部最小項mi，而任何邏輯函數都可以化為最簡與或表達式，與或表達式同樣可用與門陣列和或門陣列來實現，而且可用最少的與門陣列和或門陣列來實現。可編程邏輯器件就是這樣一種通用器件。可編程邏輯器件

(ProgrammableLogicDevice)

簡稱PLD，是一種通用大規模集成電路，用于LSI和VLSI設計中，采用軟件和硬件相結合的方法設計所需功能的數字系統。PLD的優點：價格較便宜，操作簡便，修改方便2Y0=C⊙D如：用ROM實現：化成最小項之和形式，用地址譯碼器實現ABCD的所有最小項（16個），用或門陣列實現最小項之和（4個）。用PLD實現：化成最簡與或表達式.用與門陣列實現所有的乘積項（8個），用或門陣列實現乘積項之和（4個）3PLD的分類：根據有無寄存功能：可編程組合邏輯器件可編程時序邏輯器件按內部電路組成：PLA（可編程邏輯陣列）

PGA（可編程門陣列）按編程方式：熔絲編程光擦編程電擦編程在線編程可擦除PLA和可擦除PGA統稱為可擦除PLD,簡稱EPLD.4國際、國內通用邏輯圖形符號三種基本連接5圖8.1.1PLD電路中門電路的慣用畫法

（a）與門（b）輸出恒等于0的與門（c）或門

（d）互補輸出的緩沖器（e）三態輸出的緩沖器6一個基本的PLD結構圖可實現2輸入2輸出的邏輯函數。78.2現場可編程邏輯陣列（FPLA）任何邏輯函數式都可變成與-或表達式，因此任何邏輯函數都能用一級與邏輯和一級或邏輯電路來實現。FPLA的組成Y0=C⊙D如要實現邏輯函數：由可編程的“與”邏輯陣列和可編程的“或”邏輯陣列及輸出緩沖器組成8FPLA和ROM比較電路結構極為相似，都是由一個與邏輯陣列、一個或邏輯陣列和輸出緩沖器組成，不同點：1、ROM的與邏輯陣列是固定的，而FPLA的與邏輯陣列是可編程的；2、ROM是與邏輯陣列是全譯碼，而FPLA與邏輯陣列能產生的乘積項比ROM少得多；3、規格表示：

ROM：容量=字數×位數

FPLA：輸入變量數×與陣列輸出端數×或陣列輸出端數如：82S100規格為：16×48×8FPLA的優點：有效的提高了芯片的利用率9FPLA輸出緩沖器可用三態輸出結構，也可用OC結構，還可以用可編程的異或門結構（如圖）。

圖中XOR為輸出極性控制編程單元：10

FPLA電路常用于實現組合邏輯電路，如前面所舉例子，例1：有4個輸入端，7個乘積項，2個輸出，為4×7×2結構4×7×2DCW1W2W3F1F2D’2D’1W4W5W7BAW611但是如果在FPLA電路中增加了觸發器的也可實現時序邏輯電路。如P407時序邏輯型FPLA電路結構。12例2:用FPLA與D觸發器實現8421BCD計數器13可畫出卡諾圖列出方程現態4個，乘積項有8個，4個次態輸出。為4×8×4結構。14陣列圖4×8×4QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPRDADBDCDD4個D觸發器15雙極型PAL：熔斷法CMOSPAL：可多次擦除（紫外線擦除）PAL和觸發器可構成時序電路8.3可編程陣列邏輯（ProgrammableArrayLogic，PAL）PAL的基本組成包括：輸入互補緩沖;可編程與陣列；固定或陣列；特定的輸出電路;尚未編程之前，與邏輯陣列的所有交叉點均有熔絲接通。編程即是將有用的熔絲保留，無用的熔絲熔斷。16一、PAL的基本電路結構最簡單的PAL電路結構形式，包含一個可編程的與邏輯陣列和一個固定的或邏輯陣列。17編程后的PAL電路18三、PAL的應用例1：用PAL器件設計一個數值判別電路。要求判斷4位二進制數DCBA的大小屬于0~5、6~10、11~15三個區間的哪一個之內。十進制數二進制數Y0Y1Y2DCBA000001001000110020010100300111004010010050101100601100107011101081000010910010101010100101110110011211000011311010011411100011511110014×7×3可選用PAL14H414×16×141920例2

用PAL設計一個4位循環碼計數器，并要求所設計的計數器具有置零和對輸出進行三態控制的功能。CPY3Y2Y1Y0CQ3Q2Q1Q0C0000001111110001011101200110110013001001101140110010011501110100016010101010170100010111811000001119110100010110111100000111111000001112101000101113101100100114100