第八章可編程邏輯器件可編程邏輯器件（PLD-ProgrammableLogicDevice）傳統的邏輯系統，當規模增大時（SSIMSI)焊點多，可靠性下降系統規模增加成本升高功耗增加占用空間擴大連接線與點增多抗干擾下降1.數字集成電路從功能上有分為通用型、專用型兩大類2.PLD的特點：是一種按通用器件來生產，但邏輯功能是由用戶通過對器件編程來設定的集成電路。數字系統8.1可編程邏輯器件的基本特點二、PLD的發展和分類PROM是最早的PLDPLA可編程邏輯陣列PAL可編程陣列邏輯GAL通用陣列邏輯CPLD復雜可編程邏輯器件FPGA現場可編程門陣列8.2可編程邏輯陣列（PLA）電路結構：一個可編程的與邏輯陣列、一個可編程的或邏輯陣列、輸入緩沖電路和輸出緩沖電路。PLD門電路的常用畫法×表示兩條線通過編程相連·表示兩條線是硬件連接的沒有連接符號兩條線表示不相連組合邏輯型的PLA一個具有3個輸入端、可以產生4個乘積項和3個輸出函數的PLA結構圖。輸出緩沖電路由一組三態輸出的緩沖器組成。沒有存儲單元，用于設計組合邏輯電路時序邏輯型PLA電路緩沖電路中增加了若干觸發器將這些觸發器的狀態反饋到可編程的與邏輯陣列上8.3可編程陣列邏輯（PAL）8.3.1PAL的基本結構形式 由可編程的與陣列、固定的或陣列和輸入、輸出緩沖電路組成。1.可編程輸入輸出結構可編程輸入輸出結構的輸出電路具有可編程控制的三態輸出緩沖器G1。8.3.2PAL的各種輸出電路結構用途：組合邏輯電路，有三態控制可實現總線連接可將輸出作輸入用2.異或輸出結構

在與或陣列的輸出和三態輸出緩沖器之間增加一級異或門。便于對“與或”輸出求反用途：產生時序邏輯電路3.寄存器輸出結構

增加了一些觸發器，并將觸發器的狀態反饋到與邏輯陣列

上，以便為時序邏輯電路提供存儲電路。

PAL16R4

輸出緩沖電路中含有4個觸發器，且觸發器的狀態全都反饋到與陣列上。可以設計組合和時序邏輯電路4.可配置輸出結構

輸出電路由一組可編程的輸出邏輯宏單元（outputlogicmacrocell，OLMC）組成。通過對OLMC的編程，可以將輸出電路的結構設置成不同的形式。PAL22V10D的OLMC電路結構圖OLMC可設置成的4種輸出結構8.4通用邏輯陣列（GAL）通用性更強的可編程邏輯器件電路結構形式可編程“與”陣列+固定“或”陣列+可編程輸出電路

OLMC編程單元采用E2CMOS可改寫GAL16V8的OLMC數據選擇器8.5復雜可編程邏輯器件（CPLD）由若干可編程的通用邏輯模塊（genericlogicblock，GLB）、可編程的輸入輸出模塊（input/outputblock，IOB）和可編程的內部連線組成。GLB中的宏單元

每個GLB中包含8～20個宏單元，規模較大的CPLD中可包含1000多個。CPLD中的IOB結構8.6現場可編程門陣列（FPGA）包含若干個可編程邏輯模塊（CLB）、可編程輸入輸出模塊IOB和一整套的可編程內部資源。以Xilinx公司的XC2064為例

1.CLB包含一個組合邏輯電路、一個D觸發器和6個數據選擇器。可構成時序電路。2.IOB由三態輸出緩沖器、輸入緩沖器、D觸發器和兩個數據選擇器組成。可以設置為輸入/輸出；輸入時可設置為同步、異步。3.內部互連資源包含許多水平方向和垂直方向的連線和可編程的開關矩陣SM，以及許多可編程的連接點8.7PLD的編程及硬件描述語言對PLD進行編程就是要設置其中每個可編程元件的開關狀態。早期的PLD均需離線進行編程操作，使用開發系統；目前在CPLD中多采用“在系統可編程（ISP）”技術。一、開發系統硬件：計算機+編程器軟件：開發環境（軟件平臺）

VHDL,Verilog

真值表，方程式，電路邏輯圖（Schematic）狀態轉換圖（FSM）二、步驟抽象（系統設計采用Top-Down的設計方法）選定PLD選定開發系統編寫源程序（或輸入文件）調試，運行仿真，產生下載文件下載測試硬件描述語言（hardwaredescriptionlanguage，HDL）一種專門用于描述電路邏輯功能的計算機編程語言，能對任何復雜的數字電路進行全面的邏輯