第5章通用時序電路模塊及應用5.4計數器計數器涵義：按預定狀態序列變化以表征觸發時鐘脈沖輸入個數的時序邏輯模塊。計數器邏輯構成：主要由觸發器構成，并附加除使觸發器按預定狀態序列變化，還需使計數器具有清0、使能、加載等功能的組合邏輯。在數據的寄存方式上寄存器與計數器相似。但寄存器著重于對數據的存儲與操作，計數器則強調數據按序變化，其特別在數字系統的操作控制方面有重要應用。計數器的輸入時鐘：1.時鐘源;2.其它脈沖源。間隔可相等或隨機。按觸發方式可分為同步與異步：同步計數器：其觸發器具有共同時鐘，異步計數器：其部分或全部觸發器不具有共同時鐘，一般來自其它觸發器輸出跳變。按狀態序列變化規律，常用計數器可分為二進制和非二進制計數器。計數器狀態改變主要取決于計數器的當前態。5.4.1異步二進制計數器二進制計數器：狀態按二進制數序列變化。計數范圍：決定于觸發器個數，n個觸發器構成計數器可二進計數0－2n－1。加減計數器：計數序列二進增加或減少。例：4位二進加減計數器。計數序列加計數Q3Q2Q1Q0十進數減計數Q3Q2Q1Q000000011111510001111101420010211011330011311001240100410111150101510101060110610019701117100088100080111791001901106101010100101511101111010041211001200113131101130010214111014000111511111500000二進加計數序列特點：同步于計數脈沖，最低位Q0狀態每次均改變；其余各位狀態改變均在其相鄰低位1變0時發生。異步二進加法計數構成：利用上述序列變化特點，用觸發器級連構成。RJCKRRJCKRJCKRJCKRJCKQ1Q2Q01Clock清0Q3JK端均接1，所有觸發器脈沖負沿觸發翻轉。第一級每個時鐘都發生翻轉。以后各級相鄰低位由1變0時翻轉。Q0Q0Q0Q0Q0Clock二進計數特點：每級觸發器的翻轉周期是相鄰低一級二倍，或者說翻轉頻率是相鄰低一級1/2。用此特點，可將二進計數器用做二分頻器，每增加一級，觸發器輸出脈沖頻率降低一倍。例：按加計數序列特點，用正沿D觸發器構成4位二進異步加法計數器。(自行分析工作原理)QQQQDCQ0QQDCQ1QQDCQ3QQDCQ2時鐘二進減計數器構成：二進減計數序列特點：同步于計數脈沖，最低位Q0狀態每次改變；其余各位狀態改變在其相鄰低位0變1時發生。異步二進減法計數構成：利用序列變化特點，用觸發器級連構成。（自行分析）思考：用D觸發器構成異步二進減計數器。波動計數器（ripplecounter）異步計數器之另稱。因隨時鐘脈連續輸入，各觸發器的翻轉由低位向高位傳遞進行，如塘中水波的波動傳播而得稱。波動計數器的優點：邏輯規范，電路簡單，功耗低。波動計數器的缺陷：延時大且不固定。采用同步時序邏輯的計數器可克服波動計數器之缺陷。5.4.2同步二進制加法計數器同步計數器所有觸發器被時鐘同時觸發，計數速度快。可按同步時序電路設計步驟同步計數器。同步二進加計數器直接構成：二進加法計數序列特點：每位狀態改變均在所有低位同時為1時發生。根據序列特點，首先構造激勵為1時觸發翻轉的觸發器。再構造前級狀態同時為1時輸出為1的一組邏輯，并按序接入對應觸發器激勵端。例：用JK觸發器構成同步二進加計數器。JK觸發器JK端短接構成激勵為1觸發翻轉的觸發器。加入使能信號EN，各觸發器的激勵函數為：觸發器激勵函數通用形式：JCKQJCKQ0JCKQ1JCKQ3JCKQ2ENClockCO（并行激勵）ENENCO（串行激勵）輸出CO用于多模塊級聯，構成更多位數計數器。使能EN控制計數。EN＝1，計數；EN＝0，停止計數。兩種激勵方式：并行；串行。二方式功能相同。串行方式邏輯簡單、規則，易于多級構造，但延時大，速度慢。并行方式復雜，工作速度快。思考：用D觸發器構成同步二進加計數器。5.4.3同步二進制減法計數器直接構成：二進減法計數序列特點：每位狀態改變均在所有低位同時為0時發生。根據序列特點，首先構造激勵為1時觸發翻轉的觸發器。再構造前級狀態同時為0輸出為1的一組邏輯按序接入對應觸發器激勵端。激勵函數：觸發器激勵函數通用形式：加法與減法計數觸發器激勵函數表達式的形式完全相同，只是函數中的變量Q替換為。只要加法計數邏輯圖中輸入激勵信號產生電路的狀態變量Q均替換為，便轉換為減法計數邏輯。也存在串行和并行激勵二種形式。邏輯圖：（略）5.4.4加減計數器構成原理：構造激勵為1觸發翻轉的觸發器；同時產生觸發器加和減的激勵信號；控制選擇其一接觸發器激勵端。JJQJJQKQJJQKQJJQKQ加激勵信號產生減激勵信號產生溢出ENENUp/down溢出Clock15.4.5計數器的加載二種加載方式：異步方式：加載使能時，不管計數器原處何狀態，并行數據即刻加載。Q QSRJKQ QSRJKClockLoadD異步加載單元電路L＝1加載異步加載單元：計數器所含觸發器必須有數據直接置入功能。加載電路邏輯單獨構成，不與計數器的其它邏輯相混。同步加載單元：JKDJKDLoadClock計數使能同步加載單元電路L＝1加載接入數據。加載使能，加載數據接入激勵，加載非使能，其他信號接入激勵。L＝1，加載；L＝0，由計數使能控制。5.4.6非二進制計數器狀態變化不按二進制數序列或可重復狀態數不為2n。模N（Modulo-N）計數器：重復狀態數為N的計數器，也叫除N計數器。其狀態序列可以是二進的，也可是任意的。二進制計數器的模N＝2n。（n等于所含觸發器的級數）在數字系統的很多方面得到應用。同步十進制（BCD）計數器模10計數器。狀態按二－十進制（BCD）碼序改變。廣泛應用?？砂赐綍r序電路的設計方法構造同步BCD計數器。例：設計一同步十進加減計數器。計數器有使能、加減控制、進位輸出。設計：使能控制E：E＝1，計數；E＝0，保持。加減控制X：X＝1，加；X＝0，減。進位指示C：加，1001時C＝1。減：0000時C＝1。用D觸發器實現。狀態轉換表：PSQ4Q3Q2Q1NS(XE)00(保持)01（減）10（保持）11（加）Q4Q3Q2Q1Q4Q3Q2Q1CQ4Q3Q2Q1Q4Q3Q2Q1C00000001001000110100010101100111100010010000000010001000011001000010100110001110100001001010011000000001000100001100100001010011000111010000000000010010001101000101011001111000100100010001000011001000010100110001110100001001000001導激勵函數：選用D觸發器將變量按為序排列，觸發器次態取值為1時，其對應十進取值即為激勵函數應納入最小項編號。例，狀態表中，當＝時，＝1，則編號31為應包含之最小項。于是有：由于不出現計數10----15的情況，所以其對應項為任意項d：表達式化簡：6變量卡諾圖化簡。注意利用任意項。畫邏輯圖。（略）注意：用不同類型觸發器設計所花費硬件代價不同。采用JK觸發器所得激勵端電路結構較為簡單。這是因為，觸發器的4種狀態改變時，其J或K所需激勵中只有一種為1，二種為任意項，自然卡諾圖畫簡結果簡單。但激勵端多一倍。模N計數器構成：用帶異步清0的二進計數器構成構成：將具有異步清0功能的二進計數器輸出增加狀態檢測邏輯，當其檢測到計數器狀態到達N時，檢測輸出強迫計數器異步清0，使計數器在0－(N-1)之間循環計數。邏輯圖構成：清0清0觸發器0RQ0觸發器0RQ1觸發器0RQn狀態檢測邏輯計數器時鐘例：利用異步清0構成模11計數器。異步清0計數器R異步清0計數器RQ0Q1Q2Q3清0Clock討論：模N與級數n之間的關系為： <N<缺陷：因為計數器必須必須經過并不需要的暫態N＋1態n才能有檢測輸出，因而產生毛刺。毛刺會引起計數的不可靠，在有些數字系統中不能容忍其存在。下述利用同步清0方法可以克服這個缺陷。用帶同步清0的二進計數器構成：與用異步清0的二進計數器構成模N計數器原理相同，不同點是邏輯檢測值為N－1。當狀態為N—1時，檢測邏輯使計數器進入待同步清0狀態，下一個時鐘使計數器返回0態，實現模N計數。例：利用同步清0模11計數器。清0清0同步清0計數器RQ0Q1Q2Q3Clock用帶同步加載的二進計數器構成：同步二進減計數器/C同步二進減計數器/CLoadClockQ3Q2Q1Q0D1D2D3D01010加載信號也可用邏輯產生。模N值取決于計數器工作環中加載態和檢測態之間的狀態數（包括加載態和檢測態）。利用加載數據的改變，這種方案可構可控變模計數器。5.5移存型計數器計數器的一個很重要的應用是產生定時控制信號。比如，在產品加工流水生產線上，為完成產品的加工，就需要在產品加工周期中在特定的時間向特定的加工設備發出控制信號。在較復雜的數字系統中，控制單元也需要按規定的時序和間隔對各邏輯模塊發出系列定時控制信號以使系統調同工作。可利用環形計數器產生定時信號。環形計數器（RingCounter）。環形計數器產生周期為n的相互循環延時一個時鐘周期的一組n個單個脈沖信號。例：n＝16環形計數器波形圖。（正沿同步）9915361124812161357101314214X15X3X2X1X16時鐘利用環形計數器輸出信號這一特性，通過對環形計數器輸出的選擇和加工，可以在一個信號循環周期中得到所需的定時信號。周期的長短可通過n的大小控制。用二進計數器和譯碼器構成環形計數器例：譯碼器輸出端0－10按序輸出周期為11的單脈沖波形。清0清0同步清0計數器RQ0Q1Q2Q3Clock0123456789101112131415譯碼器Q0Q1Q2Q3X1X2X3X5X4X6X10X8X7X11X9此法構成環形計數器存在缺陷：其輸出信號含有毛刺，不適于用于控制信號。產生原因是由于計數器輸出（即譯碼器譯碼輸入）信號存在二個或二個以上信號同時發生變化從而導致競爭冒險出現所致。采用移位寄存器構成環形計數器可以克服這一缺陷。用移位寄存器構成環形計數器構成：將n位移位寄存器的最后一級輸出接回第一級的輸入。起始單個觸發器置1。XX1XnX2SDQCQRSDQCQRSDQCQR啟動時鐘這種形式的環形計數器必須設置啟動信號或附加啟動電路。不需譯碼電路，輸出沒有毛刺，但其所用觸發器較多。另有一種移位寄存器構成的計數器可減少觸發器數量，稱為扭環計數器（Twisted－ringcounter），也稱約翰遜計數器（Johnsoncounter）。扭環計數器與環形計數器相比，其產生相同數量的定時控制信號電路所用觸發器較少，且輸出譯碼簡單，輸出信號也無毛刺。用移位寄存器構成扭環計數器構成：與環形計數器結構基本相同，區別是接回第一級的輸入是最后一級輸出的反變量。另外，工作啟動時是將所有的觸發器置0。例：6D觸發器構成扭環計數器DQDQRDQRDQRDQRDQRDQRX1X6X5X4X3X2時鐘清0扭環計數器波形。9915361124801613571012214X4X3X2X1X5時鐘X6特點：周期2n。經過n個時鐘由左至右從全0態逐漸變為全1態，再經過n個時鐘從全1態逐漸變為全0態。輸出波形為周期為2n的對稱方波，這個特點可使其用于需方波輸出的分頻電路。12狀態扭環計數器狀態轉換表和狀態譯碼。序號X6X5X4X3X2X1狀態譯碼01234567891011000000000001000011000111001111011111111111111110111100111000110000100000/X6·/X1/X2·X1/X3·X2/X4·X3/X5·X4/X6·X5X6·X1X2·/X1X3·/X2X4·/X3X5·/X4X6·/X5特點：2n個獨立狀態，按序狀態譯碼可得到周期為2n的相互循環延時一個時鐘周期的系列定時脈沖信號。與環形計數器相比，相同周期所用觸發器數量少了一倍。所有狀態譯碼函數均只需二個相鄰觸發器的輸出，譯碼電路簡單。狀態按序變化時，因只有一個觸發器狀態改變，所以譯碼電路二輸入變量不可能出現同時變化的情況，因而譯碼無毛刺。將譯碼輸出求或，可得在一個周期中的所需定時波形。附：狀態譯碼函數的求導。例F3：X6X5X4X3X2X1＝000111，F3＝1。X6X5X4X3X2X1＝其他工作態，F3＝0。X6X5X4X3X2X1＝非工作態，F3＝d（任意項）。X3X2X1X6X5X4000001011010100101111110000001011010100101111110000ddd1ddddddd0ddddddd0ddddddddd0ddddddddddddddd0ddd0d000ddddddd5.6多序列計數器具有可以控制的多種序列計數能力，例如，前面介紹的可控加減計數器。可采用同步或異步時序電路的設計方法構造出可控多種任意序列計數器。5.7集成電路計數器在TTL，CMOS，ECL等集成電路序列中有多種集成計數器。主要區別：電路形式：同步和異步；計數功能：位數、進制、加減等；加載、清0等操作方式（同步和異步）；工作電壓、傳播延時和工作速度等。選用時，應仔細閱讀器件數據手冊?？删W查。TTL集成電路序列中主要中規模集成計數器：表5.16TTL主要中規模集成電路計數器同步異步功能型號功能型號4位二進4位二進加減10進10進加減8位加減161，163，561，669，691，693．169，191，193，569，697，699．160，162，560，668，690，692．168，190，192，568，696，698．867，869．4位二進雙4位二進10位雙10位69，93，177，197，293．393．68，90，176，196，290．390，490．例：集成電路計數器74161。4位、同步、二進、加法。功能表。PTLRC功能1111010111011 0同步計數同步加載保持（進位有效）保持（進位為0）直接清0由功能表可知：正沿計數；R端異步清0；L端時鐘正沿同步加載；在非清0和加載情況下，P、T端控制計數器操作。P、T＝1，同步計數。T＝0，P＝?，保持且進位為0。T＝1、P＝0，且進位輸出有效。集成計數器的級聯PTPT1OcCPRQAQBQCQDABCDPT1OcCPRQAQBQCQDABCDPT1OcCPRQAQBQCQDABCDPT1OcCPRQAQBQCQDABCD使能清0時鐘計數過程：使能控制首片計數。每片計滿Oc＝1。每片P＝1，計數必要條件；只有T＝1才可計數；T＝0，不計數，且Oc＝0。前片中只要有1片未計滿，其Oc＝0，即可經傳遞導致本片T＝0不計數。Oc是逐級傳遞的。進位信號的傳輸導致計數器的最高計數頻率降低。改善計數頻率級的聯方式。清0清0時鐘PT1OcCPRQAQBQCQDABCDPT1OcCPRQAQBQCQDABCDPT1OcCPRQAQBQCQDABCDPT1OcCPRQAQBQCQDABCD1二級的進位輸出信號Oc不受P端控制：P＝0，不計數，但T＝1，計滿則有Oc＝1輸出。除首片外，前片計滿則本片T＝1，只要首片計滿P＝1，本片即刻可計數。提高計數頻率。5.7計數器應用舉例計數器廣泛應用于各類數字系統中。與序列變化有關的記錄、信號產生、及控制等邏輯都可以或必須以計數器作為基礎構造。5.7.1數字鐘構成：用計數器對一標準時間基準脈沖信號計數并按人們習慣的方式顯示。例：同步時序邏輯構成數字鐘。秒脈沖秒脈沖預置時預置分預置秒預置時七段七段譯碼譯碼4477OcENCL模1244分七段七段譯碼譯碼4477OcENCL模6044秒七段七段譯碼譯碼4477OcENCL模60441顯示譯碼計數時、分、秒計數器級聯并附加譯碼顯示。分秒計數器模為60，時計數模為12。級聯計數器對秒脈沖同步計數。當秒計達59時，其Oc輸出1，使能分計數器。當分、秒計數器均達59時，二計數器的Oc均為1，經與門使能時計數器。加載使能可預置各計數器的初值。各計數器均為2位二－十進制碼輸出并七段譯碼顯示。模60計數器構成：二片相同二－十同步計數器級聯；個位直接二－十計數；十位用二－十構成模6計數。時鐘時鐘加載1預置預置OcENRCLQDQCQBQA十位OcENRCLQDQCQBQA個位模10模6Oc440－59，同步加計數。59時，個位Oc和十位Qa、Qc為1（十進5），與門輸出為1，經倒相激活十位同步清0，下一個時鐘，個位返0，十位同步清0，59變00。模12計數器構成：狀態轉換表：十位Q個位QdQcQbQa序號000000000111000100100011010001010110011110001001000000010010123456789101112變化規律：個位：十位0，1－9計數；十位1，0－2計數；計數12，下態返1。十位：計數為9、10、11，下態為1。構成：根據變化規律個位用模12計數器。十位只有0、1二態，用一單D觸發器。由狀態表，觸發器D端的激勵函數：化簡：D其中。計數12時，個位計數器下態應返1，采用加載方式。當計數至12，使個位2－10計數器呈加載態，加載數據為0001。加載激勵函數為：（計數12）邏輯圖：11OcQdQcQbQaCDCBALQQDC時鐘05.7.2分頻器與數字分數比率乘法器分頻器：將輸入脈沖的頻率按比率降低的邏輯電路。輸入頻率與輸出頻率之比稱為分頻比。任何模N計數器可實現分頻比為整數N的脈沖分頻?？蓪⒂嫈灯鞲郊咏M合邏輯電路構成分頻比為分數的分頻器。下面介紹一種用模為2n計數器構成分頻比為分數的可編程分頻器。設輸入頻率為Fi，輸出頻率為Fo，分頻比為B/2n。其中B為比率常數，值為<2n的任意二進制數，即B＝（Bn－1，…，B1，B0）。則分數分頻器輸出與輸入頻率關系為：分數分頻電路的構成：n位二進計數器n位二進計數器Q1Q2Qn與陣P1Pn－1Pn時鐘YBn－1Bn－2B0比率常數分數分頻邏輯電路由三部分組成：1．n位二進計數器；2．與陣電路；3．選擇合成電路。如記時鐘信號為Clock，計數器中各觸發器輸出按序由低至高依次記為Q1、Q2、…、Qn，則與陣電路將時鐘信號與計數器中各觸發器的輸出進行下列與邏輯運算，并產生系列輸出信號Pn、Pn－1、…、P2、P1?！謹捣诸l器與陣定時波形圖：664213578141210911131516Q3Q2Q1ClockQ4PnPn－1Pn－2Pn－3對于上述分頻電路，觀察與陣定時波形可以發現，在其2n的時鐘周期中，與陣電路輸出Pi產生2i－1個脈沖串。即，P1產生1個脈沖，P2產生2個脈沖，P3產生4個脈沖，P4產生8個脈沖，依此類推。分頻電路與陣各輸出脈沖串的另一重要特點是輸出脈沖與時鐘脈沖波形相同，時間同步，但決不重疊。所以，由輸入數據B的各位對與陣輸出信號P選擇求和的合成電路輸出Y為：因此，通過選擇輸入二進制常數B，可在2n個時鐘周期中，在分頻電路輸出得到范圍在0－2n－1之中任意所指定的脈沖數，從而實現分數比例為B/2n的脈沖分頻。例如，為實現11/16的分頻，可采用四位二進計數