1、可編程邏輯器件基本概念及設計流程可編程邏輯器件基本概念及設計流程PLD結構特點PLD結構特點CPLD結構基于乘積項（Product-Term)的PLD結構 CPLD結構基于乘積項（Product-Term)的PLD結宏單元的內部結構宏單元的內部結構可編程邏輯器件基本概念及設計流程匯總課件實現一個簡單的邏輯f=(A+B)*C*(!D)=A*C*!D + B*C*!D實現一個簡單的邏輯f=(A+B)*C*(!D)=A*C*!DD觸發器的實現比較簡單，直接利用宏單元中的可編程D觸發器來實現。 CLK 走全局時鐘線EEPROM和FLASH工藝組合邏輯實現D觸發器的實現比較簡單，直接利用宏單元中的可編程

2、D觸發器來實FPGA的結構特點查 找表（Look-Up-Table)簡稱為LUT，LUT本質上就是一個RAM 目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。 用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發軟件會自動計算邏輯電路的所有可能的結果，并把結果事先寫入RAM,這樣，每 輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容，然后輸出即可。 FPGA的結構特點查 找表（Look-Up-Table)簡稱可編程邏輯器件基本概念及設計流程匯總課件FPGA總體架構FPGA總體架構Xilinx Spartan

3、 II 結構1 CLB=2 slice1 slice 包含2個查找表Xilinx Spartan II 結構1 CLB=2 slAltera FLEX/ACEXAltera FLEX/ACEX1 LAB=8 LE; 1 LE=1 LUT1 LAB=8 LE; 1 LE=1 LUT可編程邏輯器件基本概念及設計流程匯總課件A, B,C,D由FPGA芯片的管腳輸入后進入可編程連線，然后作為地址線連到到LUT，LUT中已經事先寫入了所有可能的邏輯結果，通過地址查找到相應的數 據然后輸出，這樣組合邏輯就實現了。 該電路中D觸發器是直接利用LUT后面D觸發器來實現。時鐘信號CLK由I/O腳輸入后進入芯片內

4、部的時鐘專用通道，直接連接到觸發器的時鐘端。觸發器的 輸出與I/O腳相連，把結果輸出到芯片管腳。這樣FPGA就完成了圖3所示電路的功能。（以上這些步驟都是由軟件自動完成的，不需要人為干預）A, B,C,D由FPGA芯片的管腳輸入后進入可編程連線，然CPLD與FPGA比較FPGA的集成度比CPLD高,具有更復雜的布線結構和邏輯實現。FPGA具有豐富的觸發器資源,而CPLD的觸發器資源有限而乘積項豐富的結構，因而CPLD更適合組合邏輯電路,FPGA更適合于完成時序邏輯。CPLD的編程采用2或FLASH工藝,而FPGA采用SRAM工藝，因此需要專用配置芯片。CPLD保密性好,FPGA保密性差。CPL

5、D與FPGA比較FPGA的集成度比CPLD高,具有更復CPLD的JTAG方式編程CPLD的JTAG方式編程FPGA配置芯片FPGA配置芯片配置管腳時序配置管腳時序配置方式描述MSEL0MSEL1主動串行配置(AS)采用串行配置器件(EPCS1、EPCS4、EPCS16、EPCS64)進行配置00被動配置(PS)采用專用配置器件(EPC1、EPC2、EPC4、EPC8、EPC16)或采用配置控制器(CPLD、單片機等)配合Flash或采用下載電纜進行配置10JTAG配置通過JTAG進行配置0或10Altera FPGA的配置電路配置方式描述MSEL0MSEL1主動串行配置(AS)采用串行管腳名稱

6、功能說明TDIJTAG測試數據輸入，在TCK的上升沿串行輸入指令、測試和編程數據TDOJTAG測試數據輸出，在TCK的下降沿串行輸出指令、測試和編程數據TMSJTAG測試模式選擇，控制信號輸入引腳，控制信號決定測試訪問端口控制狀態的轉換TCKJTAG測試時鐘輸入DATA0配置數據輸入引腳，在串行配置模式中，配置數據由該引腳輸入。DCLK在AS模式中為輸出引腳，提供串行配置時鐘，在PS模式中作為輸入ASDO在AS模式中為輸出引腳，發送操作命令和地址信息到串行配置器件Altera FPGA的配置電路CONF_DONE在上電及配置期間，該引腳輸出低電平，配置成功后為高電平nCSO在AS模式時，FPG

7、A驅動nCSO為低，從而使能EPCSnCE使用AS方式時，下載電纜驅動nCE為高電平以禁止FPGA訪問EPCS，在使用JTAG方式時，要求nCE為低電平nCONFIG在該引腳上，一個下降沿將復位FPGA，一個上升沿將啟動一次配置nSTATUS在上電時為低電平表明FPGA處于忙狀態，上電結束后變為高電平，FPGA進入配置模式管腳名稱功能說明TDIJTAG測試數據輸入，在TCK的上升沿傳統電子設計與EDA技術比較實現邏輯關系1.傳統的電子設計方法第一步，設計電路，畫出邏輯圖 傳統電子設計與EDA技術比較實現邏輯關系第二步：選擇相應的邏輯元器件，連接原理圖。 第二步：選擇相應的邏輯元器件，連接原理圖

8、。 2. PLD設計流程 2. PLD設計流程 可編程邏輯器件基本概念及設計流程匯總課件可編程邏輯器件基本概念及設計流程匯總課件可編程邏輯器件基本概念及設計流程匯總課件傳統的電子設計自低向上的設計復雜電路的設計、調試十分困難；如果某一過程存在錯誤，查找和修改十分不便；可移植性差。只有在設計出樣機或生產出芯片后才能進行實測傳統的電子設計自低向上的設計自頂向下的設計方法自頂向下的設計方案。適用于高效率大規模系統的設計。采用硬件描述語言作為設計輸入 對設計者的硬件知識和硬件經驗要求低。計算機自動生成電路。自頂向下的設計方法可編程邏輯器件基本概念及設計流程匯總課件 HDL設計文件HDL功能仿真HDL 綜合優化、布局布線 布線后門級仿真電路