1、精選優質文檔-傾情為你奉上精選優質文檔-傾情為你奉上專心-專注-專業專心-專注-專業精選優質文檔-傾情為你奉上專心-專注-專業北 華 航 天 工 業 學 院課程設計報告（論文）設計課題： 數字頻率計的設計 專業班級： B09211 學生姓名： 指導教師： 胡輝 設計時間： 2015.6.7 北華航天工業學院電子工程系 EDA技術與實踐 課程設計任務書姓 名：專 業：應用電子技術班 級：1221指導教師：胡輝職 稱：教授課程設計題目：數字頻率計的設計總體設計要求：通過本課程的學習使學生掌握可編程器件、EDA開發系統軟件、硬件描述語言和電子線路設計與技能訓練等各方面知識；提高工程實踐能力；學會應用

2、EDA技術解決一些簡單的電子設計問題。技術要點：設計一個能測量方波（3-5V）信號頻率的數字頻率計，測量結果用4位LED顯示器顯示。測量頻率范圍（量程）可分為3檔。 （1）0HZ 9999HZ （2）10KHZ 99.99KHZ （3）100KHZ 999.9KHZ要求設置3個量程的的狀態顯示（3個發光二極管），并且具有超量程提示報警功能。所需儀器設備：EDA實驗箱一臺PC機一臺數字頻率計一臺成果驗收形式：1與設計內容對應的軟件程序2課程設計報告書3成果使用說明書4設計工作量要求參考文獻：1 EDA技術與實驗 李國洪胡輝 機械工業出版2 EDA原理及VHDL實現 何斌 清華大學出版社時間安排周

3、一：總體方案設計周二：設計軟件流程及編程周三：編程周四：軟硬件聯機調試周五：驗收實驗指導教師：胡輝 教研室主任： 2015年6月20日內 容 摘 要本文主要介紹了以ALTERA公司的FPGA芯片EPL10K10L84為核心的智能數字頻率計的工作原理及其設計。隨著EDA技術的飛速發展，電子系統設計技術和工具發生了深刻的變化，大規模可編程邏輯器件FPGA的出現，給設計人員帶來了諸多的方便。VHDL（即超高速集成電路硬件描述語言）是隨著可編程邏輯器件（PLD）發展起來的一種硬件描述語言，主要用于描述數字系統的結構、行為、功能和接口，是電子設計自動化（EDA）的關鍵技術之一，本設計采用當前最普遍使用的

4、QuartusII軟件進行編譯。數字頻率計是一種基本的測量儀器，它被廣泛用于航天、電子、測控等領域，它是計算機、通訊設備、音頻視頻等科研生產領域不可缺少的測量儀器。本設計直接使用數碼管顯示被測信號頻率，采用VDHL編程設計實現的數字頻率計，除被測信號的整形部分、鍵輸入部分和數碼顯示部分以外，其余全部在一片FPGA芯片上實現，整個系統非常精簡，而且具有靈活的現場可更改性。在不更改硬件電路的基礎上，對系統進行各種改進還可以進一步提高系統的性能。該數字頻率計具有高速、精確、可靠、抗干擾性強和現場可編程等優點。通常情況下，頻率的測量方法是，在閘門時間為1秒的時間內，計算每秒內待測信號的脈沖個數。閘門時

5、間越長，得到的頻率值就越準確，閘門時間越短，測的頻率值刷新就越快，測得的頻率精度也會受影響。數字頻率計是用數字顯示被測信號頻率的儀器，被測信號可以是正弦波，方波或其它周期性變化的信號。如配以適當的傳感器，可以對多種物理量進行測試，比如機械振動的頻率，轉速，聲音的頻率以及產品的計件等等。因此，數字頻率計是一種應用很廣泛的儀器。索引關鍵詞： EDA QuartusII VHDL 數字頻率計 閘門電壓目錄 TOC o 1-3 h z u 1 概述1.1 數字頻率計的基本原理 頻率計的基本原理是用一個頻率穩定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。通常情況下計算每秒內待測信號的脈沖個數，此時

6、我們稱閘門時間為1秒。閘門時間也可以大于或小于一秒。閘門時間越長，得到的頻率值就越準確，但閘門時間越長則沒測一次頻率的間隔就越長。閘門時間越短，測的頻率值刷新就越快，但測得的頻率精度就受影響。本文。數字頻率計是用數字顯示被測信號頻率的儀器，被測信號可以是正弦波，方波或其它周期性變化的信號。如配以適當的傳感器，可以對多種物理量進行測試，比如機械振動的頻率，轉速，聲音的頻率以及產品的計件等等。因此，數字頻率計是一種應用很廣泛的儀器電子系統非常廣泛的應用領域內，到處可見到處理離散信息的數字電路。數字電路制造工業的進步，使得系統設計人員能在更小的空間內實現更多的功能，從而提高系統可靠性和速度。 集成電

7、路的類型很多，從大的方面可以分為模擬電路和數字集成電路2大類。數字集成電路廣泛用于計算機、控制與測量系統，以及其它電子設備中。一般說來，數字系統中運行的電信號，其大小往往并不改變，但在實踐分布上卻有著嚴格的要求，這是數字電路的一個特點。數字集成電路作為電子技術最重要的基礎產品之一，已廣泛地深入到各個應用領域VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于1982年，是由美國國防部開發的一種快速設計電路的工具，目前已經成為IEEE（The Institute of Ele

8、ctrical and Electronics Engineers）的一種工業標準硬件描述語言。相比傳統的電路系統的設計方法，VHDL具有多層次描述系統硬件功能的能力，支持自頂向下（Top to Down）和基于庫（LibraryBased）的設計的特點，因此設計者可以不必了解硬件結構。從系統設計入手，在頂層進行系統方框圖的劃分和結構設計，在方框圖一級用VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統一級進行驗證，最后再用邏輯綜合優化工具生成具體的門級邏輯電路的網表，下載到具體的CPLD器件中去，從而實現可編程的專用集成電路的設計。數字頻率計是數字電路中的一個典型應用，實際的硬件設計

9、用到的器件較多，連線比較復雜，而且會產生比較大的延時，造成測量誤差、可靠性差。隨著復雜可編程邏輯器件的廣泛應用，以EDA工具作為開發手段，運用VHDL語言。將使整個系統大大簡化。提高整體的性能和可靠性。1.2頻率計實現頻率計的結構包括一個測頻率控制信號發生器、一個計數器和一個鎖存器（1）測頻率控制信號發生器設計頻率極的關鍵是設計一個測頻率控制信號發生器，產生測量頻率的控制時序。控制時鐘信號clk取為1Hz，2分頻后即可查聲一個脈寬為1秒的時鐘test-en，一此作為計數閘門信號。當test-en為高電平時，允許計數；當test-en由高電平變為低電平（下降沿到來）時，應產生一個鎖存信號，將計數

10、值保存起來；鎖存數據后，還要在下次test-en上升沿到哦來之前產生零信號clear，將計數器清零，為下次計數作準備。（2）計數器計數器以待測信號作為時鐘,清零信號clear到來時,異步清零;test-en為高電平時開始計數。計數是以十進制數顯示,本文設計了一個簡單的10kHz以內信號的頻率機計，如果需要測試較高的頻率信號，則將dout的輸出位數增加，當然鎖存器的位數也要增加 。（3）鎖存器當test-en下降沿到來時，將計數器的計數值鎖存，這樣可由外部的七段譯碼器 譯碼并在數碼管顯示。設置鎖存器的好處是顯示的數據穩定，不會由于周期性的清零信號而不斷閃爍。鎖存器的位數應跟計數器完全一樣。2 方

11、案設計與論證2.1 頻率計測量頻率的原理（1）直接測頻法原理：在一個單位時間t里計數被測信號的上升沿/下降沿的個數N。如t=1s，則被測信號頻率為N Hz。優點：過程簡單，計算量少，計數的結果就是被測信號的頻率缺點：單位時間t的精確影響測量誤差；計數個數存在1的誤差，其對低頻影響較大，對高頻影響較小。適用：存在正負1誤差，適合于高頻（2）周期測頻法原理：測量被測信號連續兩個上升沿/下降沿之間的時間間隔t，再求t的倒數，或在被測信號的一個周期里，計數標準信號的個數N，N*t(t為標準信號周期)即為被測信號的周期，1/N*t即為頻率。優點：測量時間快，最短只需被測信號的一個周期缺點：需要求倒數/除

12、法運算，存在誤差；計數時間間隔存在1的誤差；這些誤差對低頻影響小，對高頻影響大；當被測信號頻率大于標準信號時，這種方法幾乎不可以用適用：適用于低頻，當被測信號大于標準信號時，不適用。（3）等精度測頻法原理：對時間閘門信號用被測信號進行同步，達到減少正負1的誤差。對低頻信號尤其有效。計算： 標準時鐘計數結果為Nt，頻率為Fs，單位為Hz，則被測頻率Ft = Fs*(Nt/Ns)優點：在低頻階段比直接測頻法有所改進，在測量頻率比標準頻率高時，精度不會提高。本設計采用直接測頻法，因為其具有普遍性，達到本設計精度要求，方法簡單易行。2.2 分頻器分頻器，將輸入信號的頻率分成小的，所需的頻率以滿足實驗要

13、求，其原理為計數器，每來個時鐘脈沖，計數器加一，計數達到所需的時間周期后（對應所需頻率），輸出高/低電平，實現分頻功能。本設計用分頻器來實現所需閘門時間1s，用以下一步的脈沖計數使用。2.3 計數器計數器用以計算閘門時間內被測信號的脈沖個數，即被測信號的頻率，本設計閘門時間為1S，那么在一秒內計了多少個數，那么就是被測信號就是多少HZ。2.4數字顯示方案論證本設計采用5位7段數碼管顯示，原理簡單，控制容易，代碼易編寫，方案為：數碼管低四位顯示頻率計的有效數字，第5位顯示乘數，如所測頻率為HZ，則顯示2 10000，如所測頻率為，則顯示1 10000。3 單元電路設計與參數計算3.1 輸入計數模

14、塊 圖1為圖1代碼如下：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity corna is port(clr,sig,door:in std_logic; alm:out std_logic; q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0); end corna; architecture corn_arc of corna is begin process(door,sig) variable c0,c1,c2,c3,c4,c

15、5:std_logic_vector(3 downto 0); variable x:std_logic; begin if sigevent and sig=1then if door=1then if c01001then c0:=c0+1; else c0:=0000; if c11001then c1:=c1+1; else c1:=0000; if c21001then c2:=c2+1; else c2:=0000; if c31001then c3:=c3+1; else c3:=0000; if c41001then c4:=c4+1; else c4:=0000; if c5

16、1001then c5:=c5+1; else c5:=0000; alm=1; end if; end if; end if; end if; end if; end if; else if clr=0then alm=0; end if; c5:=0000; c4:=0000; c3:=0000; c2:=0000; c1:=0000; c0:=0000; end if; if c5/=0000then q3=c5; q2=c4; q1=c3; q0=c2; dang=0010; elsif c4/=0000then q3=c4; q2=c3; q1=c2; q0=c1; dang=000

17、1; elsif c3/=0000then q3=c3; q2=c2; q1=c1; q0=c0; dang=0000; elsif c2/=0000then q3=0000;q2=c2;q1=c1;q0=c0;dang=0000;elsif c1/=0000then q3=0000;q2=0000;q1=c1;q0=c0;dang=0000;elsif c0/=0000then q3=0000;q2=0000;q1=0000;q0=c0;dang=0000;end if; end if;end process; end corn_arc;3.2 分頻模塊圖2為圖2代碼如下：library i

18、eee; use ieee.std_logic_1164.all; entity fen is port(clk:in std_logic; q:out std_logic); end fen; 3.3檔位顯示模塊3.4鎖存模塊3.5顯示驅動模塊4 總原理圖 5 安裝與調試將試驗箱中所用到的模塊用導線連接起來，確定各級連線正確，保證連線穩定，將調試好的程序下載到芯片里，通過信號發生模塊給系統發送不同頻率的方波，檢查其顯示是否正確，如果顯示不正確，那么重新調試系統。6 性能測試與分析使用SG1646多功能函數信號發生器/頻率計進行校正，使用其提供的一定頻率的信號，將儀器上顯示的發生的信號的頻率與測量后得到的頻率相比較，誤差約為1%。7 結論通過硬件驗證，頻率計工作正常，能夠達到設計要求，可以準確測量量程內的頻率參數，準確的顯示量程，超過量程即報警，演示結束并通過了老師的驗收，本系統合格。8 心得體會 通過本次課設，我不僅鞏固了課本所學知識，而且學到了許多課外的知識，鍛煉了我的實踐綜合能力，即讓我懂得了怎樣把理論應用于實際，又讓們明白了如何解決在實踐中遇到的問題。從整體方案的設計到各個模塊的