1、DSP原理(yunl)與實訓指導新世紀高職高專教材(jioci)編審委員會組編主編喻宗泉共一百八十八頁第5章 DSP系統(xtng)5.1DSP系統的基本組成5.2DSP電路的硬件結構5.3DSP系統的軟件設計5.4DPS系統的開發共一百八十八頁5.1DSP系統的基本(jbn)組成一般來說，一個典型的DSP系統由以下幾部分構成：（1）高速實時數據采集（ADC）部分。（2）高速實時數據存儲（MEM）部分。（3） 高速實時周邊器件（中小規模器件）。（4） 高速實時電路集成(j chn)（EPLD/FPCA/ASIC）。（5） 高速實時信號生成（DAC/DDS）。（6） 高速實時DSP與并行體系結構

2、。（7） 高速實時總線技術（VME/VXI/PCI）。（8） 高速實時系統設計（EDA）。 共一百八十八頁5.1DSP系統(xtng)的基本組成如圖5-1所示為典型實時DSP系統(xtng)功能框圖。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構 一個典型的DSP硬件電路主要包括(boku)：DSP芯片及DSP基本系統；程序和數據存儲器；數/模和模/數轉換器；模擬控制與處理電路；各種控制口和通信口；電源處理電路和同步電路 。 共一百八十八頁5.2DSP電路(dinl)的硬件結構5.2.1時鐘與復位一、時鐘電路 時鐘電路為TMS320C54x芯片提供時鐘信號，由一個內部振蕩器和一個鎖

3、相環PLL組成(z chn)，可通過芯片內部的晶體振蕩器或外部的時鐘電路驅動。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構時鐘信號的產生1一、時鐘電路TMS320C54x時鐘信號的產生有兩種方法： （1）使用外部時鐘源 將外部時鐘信號直接(zhji)加到DSP芯片的X2/CLKIN引腳上，而X1引腳懸空。外部時鐘源可以采用頻率穩定的晶體振蕩器，具有使用方便，價格便宜等特點，因而得到了廣泛應用。典型電路如圖5-3所示。 共一百八十八頁5.2DSP電路(dinl)的硬件結構時鐘信號的產生1 （2）使用芯片內部的振蕩器。 在芯片的X1和X2/CLKIN引腳之間接入一個晶體,用于啟動內部

4、振蕩器。 典型(dinxng)電路如圖5-4所示。其中：C1=C2=20pF 一、時鐘電路共一百八十八頁5.2DSP電路(dinl)的硬件結構鎖相環PLL2 鎖相環是一種用在通信的接收機中的電路,主要對接收到的信號進行處理,并從中提取某個時鐘的相位信息。鎖相環PLL具有頻率放大和時鐘信號提純的作用，利用(lyng)PLL的鎖定特性可以對時鐘頻率進行鎖定,為芯片提供高穩定頻率的時鐘信號。鎖相環還可以對外部時鐘頻率進行倍頻，使外部時鐘源的頻率低于CPU的機器周期，以降低因高速開關時鐘所引起的高頻噪聲。 一、時鐘電路共一百八十八頁5.2DSP電路(dinl)的硬件結構鎖相環PLL2 TMS320C5

5、4x的鎖相環有兩種形式： 硬件(yn jin)配置的PLL：用于TMS320C541、TMS320C542、TMS320C543、TMS320C545和TMS320C546； 軟件可編程PLL:用于TMS320C545A、TMS320C546A、TMS320C548、TMS320C549、TMS320C5402、TMS320C5410和TMS320C5420。 一、時鐘電路共一百八十八頁5.2DSP電路(dinl)的硬件結構鎖相環PLL2 (1) 硬件配置的PLL 硬件配置的PLL是通過設定TMS320C54x的3個時鐘模式(msh)引腳(CLKMD1、CLKMD2和CLKMD3)的狀態來選擇

6、時鐘方式。上電復位時，TMS320C54x根據這三個引腳的電平，決定PLL的工作狀態，并啟動PLL工作。 一、時鐘電路共一百八十八頁5.2DSP電路(dinl)的硬件結構鎖相環PLL2引腳狀態時鐘方式CLKMD1CLKMD2CLKMD3方案一方案二000工作頻率=外部時鐘源3工作頻率=外部時鐘源5110工作頻率=外部時鐘源2工作頻率=外部時鐘源4100工作頻率=內部時鐘器3工作頻率=內部時鐘器5硬件PLL的配置(pizh)方式 一、時鐘電路共一百八十八頁5.2DSP電路(dinl)的硬件結構鎖相環PLL2010工作頻率=外部時鐘源1.5工作頻率=外部時鐘源4.5001工作頻率=外部時鐘源2工作

7、頻率=外部時鐘源2111工作頻率=內部時鐘器2工作頻率=內部時鐘器2101工作頻率=外部時鐘源1工作頻率=外部時鐘源1011停止工作停止工作一、時鐘電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構鎖相環PLL2 進行硬件配置時，其工作頻率的是固定的。若不使用PLL，則對內部或外部時鐘分頻，CPU的時鐘頻率等于內部振蕩器頻率或外部時鐘頻率的一半；若使用PLL，則對內部或外部時鐘倍頻(bi pn)，CPU的時鐘頻率等于內部振蕩器或外部時鐘源頻率乘以系數N， 即 時鐘頻率 = (PLLN) 一、時鐘電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構鎖相環PLL2 (2) 軟件配

8、置的PLL 軟件配置的PLL具有高度的靈活性，它是利用編程對時鐘方式寄存器CLKMD的設定，來定義PLL時鐘模塊中的時鐘配置。 軟件PLL的時鐘定時器提供各種時鐘乘法器系數，并能直接接通(ji tn)和關斷PLL。軟件PLL的鎖定定時器可以用于延遲轉換PLL的時鐘方式，直到鎖定為止。 一、時鐘電路共一百八十八頁5.2DSP電路(dinl)的硬件結構鎖相環PLL2 時鐘方式寄存器CLKMD 用來定義PLL時鐘模塊(m kui)中的時鐘配置，為用戶提供各種時鐘乘系數，并能直接通斷PLL。CLKMD0058H1512位11位103位2位1位0位PLL乘數PLL除數PLL計數器PLL通斷時鐘發生器選擇

9、位PLL工作狀態位PLLMULPLLDIVPLLCOUNTPLL ON/OFFPLLNDIVPLLSTATUS一、時鐘電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構鎖相環PLL2PLL ON/OFFPLLNDIVPLL狀態PLL ON/OFFPLLNDIVPLL狀態00斷開01工作10工作11工作PLL狀態(zhungti)設置方法 一、時鐘電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構鎖相環PLL2 軟件(run jin)PLL的工作方式 通過軟件編程，可以使軟件PLL實現兩種工作方式： PLL方式，即倍頻方式。芯片的工作頻率等于輸入時鐘CLKIN乘以PLL的乘系

10、數，共有31個乘系數，取值范圍為0.2515。 DIV方式，即分頻方式。對輸入時鐘CLKIN進行2分頻或4分頻。 一、時鐘電路共一百八十八頁5.2DSP電路(dinl)的硬件結構鎖相環PLL2 軟件(run jin)PLL的乘系數 軟件PLL的乘系數可通過PLLNDIV、PLLDIV和PLLMUL的不同組合確定。 軟件PLL的乘系數設置方法如下表所示。 PLLNDIVPLLDIVPLLMULPLL乘系數00140.50150.2510014PLLMUL+110151110或偶數(PLLMUL+1)211奇數PLLMUL4一、時鐘電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構鎖相環

11、PLL2 復位時鐘(shzhng)方式 當芯片復位后，時鐘方式寄存器CLKMD的值是由3個外部引腳(CLKMD1、CLKMD2和CLKMD3)的狀態設定，從而確定了芯片的時鐘方式。 通常，DSP系統的程序需要從外部EPROM中調入，可以采用較低工作頻率的復位時鐘方式，待程序全部調入內部RAM后，再用軟件重新設置CLKMD寄存器的值，使TMS320C54x工作在較高的頻率上。 一、時鐘電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構鎖相環PLL2 倍頻切換 若要改變PLL的倍頻，必須先將PLL的工作方式從倍頻方式(PLL方式)切換到分頻方式(DIV方式)，然后再切換到新的倍頻方式。實

12、現倍頻切換的步驟(bzhu)： 1：復位PLLNDIV，選擇DIV方式； 2：檢測PLL的狀態，讀PLLSTATUS位； 3：根據所要切換的倍頻，確定乘系數； 4：由所需要的牽引時間，設置PLLCOUNT的當前值； 5：設定CLKMD寄存器。 注意：2分頻與4分頻之間也不能直接切換。 一、時鐘電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構二、復位電路 TMS320C54x的復位輸入引腳為處理器提供了一種硬件初始化的方法,它是一種不可屏蔽的外部中斷,可在任何時候對TMS320C54x進行復位。 當系統上電后， 引腳應至少保持5個時鐘周期穩定的低電平，以確保數據、地址和控制線的正確配

13、置。復位后( 回到高電平)，CPU從程序存儲器的FF80H單元取指，并開始執行程序。 TMS320C54x的復位分為(fn wi)軟件復位和硬件復位。軟件復位：是通過執行指令實現芯片的復位。硬件復位：是通過硬件電路實現復位。硬件復位有以下幾種方法: 上電復位；手動復位；自動復位。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構上電復位電路1 上電復位電路是利用(lyng)RC電路的延遲特性來產生復位所需要的低電平時間。由RC電路和施密特觸發器組成。 二、復位電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構上電復位電路1 上電瞬間,由于電容C上的電壓不能突變,使 仍為低電平

14、,芯片處于復位狀態,同時通過電阻R對電容C進行充電,充電時間常數由R和C的乘積確定。 為了使芯片正常初始化，通常應保證低電平的時間至少持續3個外部時鐘周期。但在上電后,系統的晶體振蕩器通常需要100200ms的穩定期,因此由RC決定的復位時間要大于晶體振蕩器的穩定期。為了防止復位不完全，RC參數可選擇大一些。 復位時間可根據(gnj)充電時間來計算。 二、復位電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構上電復位電路1 電容電壓：Vc= Vcc( 1-e-t/ ) 時間常數： = RC 復位時間： 設Vc=1.5V為閾值電壓,選擇(xunz)R = 100k ,C = 4.7F,

15、電源電壓Vcc = 5V，可得復位時間t = 167ms。隨后的施密特觸發器保證了低電平的持續時間至少為167ms，從而滿足復位要求。 二、復位電路共一百八十八頁5.2DSP電路的硬件(yn jin)結構手動復位電路2 手動復位電路(dinl)是通過上電或按鈕兩種方式對芯片進行復位。電路(dinl)參數與上電復位電路(dinl)相同。當按鈕閉合時，電容C通過按鈕和R1進行放電，使電容C上的電壓降為0；當按鈕斷開時，電容C的充電過程與上電復位相同，從而實現手動復位。 二、復位電路共一百八十八頁5.2DSP電路(dinl)的硬件結構自動復位電路3 由于實際的DSP系統需要較高頻率的時鐘信號,在運行

16、過程中容易發生干擾現象，嚴重時可能會造成系統死機，導致系統無法正常工作。為了解決這種問題，除了在軟件中加入一些保護措施外，硬件電路也要做出相應的處理。目前，最有效的硬件保護措施是采用具有監視功能的自動復位電路，俗稱(s chn)“看門狗”電路。 自動復位電路除了具有上電復位功能外，還能監視系統運行。當系統發生故障或死機時可通過該電路對系統進行自動復位。二、復位電路共一百八十八頁 自動復位的典型(dinxng)電路： 用555定時器和計數器組成； 采用專用的自動復位集成電路。如Maxim公司的MAX706、MAX706R芯片。 MAX706R是一種能與具有3.3V工作電壓的DSP芯片相匹配的自動

17、復位電路。由MAX706R組成的自動復位電路如圖5-7所示： 5.2DSP電路的硬件(yn jin)結構自動復位電路3二、復位電路共一百八十八頁5.2DSP電路(dinl)的硬件結構5.2.2A/D和D/A轉換 在由DSP芯片組成的信號處理系統中，A/D和D/A轉換器是非常重要的器件。 一個典型(dinxng)的實時信號處理系統如圖所示。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構一、TMS320C54x與A/D轉換器的接口 模擬信號的采集過程是將模擬信號轉換成數字信號，從而進行數字信號的處理。將模擬信號轉換成數字信號的器件稱為A/D轉換器，用ADC表示。它對數字信號處理系統起著

18、重要作用。基于不同的應用，可選用不同性能指標和價位的芯片。對于A/D轉換器的選擇，主要考慮以下幾方面的因素: 轉換精度；轉換時間；器件價格。除了(ch le)上述因素外，選擇ADC時，也要考慮芯片的功耗、封裝形式、質量標準等。 共一百八十八頁5.2DSP電路(dinl)的硬件結構TLV1578模數轉換器與DSP芯片的接口 1(1) TLV1578模數轉換器 TLV1578是TI公司專門為DSP芯片配套制作的一種8通道10位并行A/D轉換器。它將8通道輸入多路選擇器、高速10位ADC和并行接口組合在一起，構成10位數據采集系統。器件包含兩個片內控制寄存器(CR0和CR1)，通過雙向并行端口可以控

19、制通道選擇、軟件啟動轉換和掉電。 TLV1578采用2.75.5V的單電源(dinyun)工作，可接收0VAVDD范圍的模擬輸入電壓，具有高速度、簡單的并行接口和較低的功耗特性。 一、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構TLV1578模數轉換器與DSP芯片的接口 1一、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構TLV1578模數轉換器與DSP芯片的接口 1 引腳功能(gngnng)： TLV1578器件共有32根引腳，其功能如下： AGND：模擬地； AIN：ADC的模擬輸入； AVDD：

20、模擬電源電壓，2.7V5.5V； CH0CH7：8路模擬輸入通道； CLK：外部時鐘輸入； 一、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路的硬件(yn jin)結構TLV1578模數轉換器與DSP芯片的接口 1 控制寄存器 TLV1578有兩個控制寄存器CR0和CR1，可進行軟件配置。數據總線的D9和D8位用于設置控制寄存器的尋址，其余8位用于控制位。控制寄存器可以設定器件(qjin)的工作方式。 啟動方式 TLV1578的啟動方式分為硬件啟動和軟件啟動，由CR0.D7位控制。當CR0.D7=0時為硬件啟動；當CR0.D7=1時為軟件啟動。 一、TMS320C54x

21、與A/D轉換器的接口共一百八十八頁5.2DSP電路的硬件(yn jin)結構TLV1578模數轉換器與DSP芯片的接口 1 轉換方式 TLV1578的轉換方式分為單通道方式和掃描方式，由CR0.D3位控制。當CR0.D3=0時為單通道方式，單個通道信號被連續采樣和轉換，直至加了信號為止；當CR0.D3=1時為掃描方式，預定的通道組將被連續的采樣和轉換。 模擬信號的輸入方式 TLV1578的信號輸入方式通過CR1.D7位來設置。可以將8個模擬輸入配置(pizh)成4對差分輸入或8個單端輸入。當CR1.D7=0時，設置為單端輸入，有多達8個通道可供使用；當CR1.D7=1時，可設置為差分輸入。 一

22、、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構TLV1578模數轉換器與DSP芯片的接口 1 輸出格式 TLV1578的輸出有兩種格式，分別為二進制形式(xngsh)和2的補碼形式，可通過CR1.D3位設置。當CR1.D3=0時，以二進制的形式輸出，數據格式為單極性，代碼為1023至0；當CR1.D3=1時，以2的補碼形式輸出，數據格式為雙極性。 時鐘源的選擇 TLV1578的系統時鐘源可選擇內部時鐘和外部時鐘兩種方式，通過對CR0.D5位的設定來完成。當CR0.D5=1時，系統時鐘源通過多路選擇器MAX選擇外部時鐘CLK,接受的頻率范圍從120

23、MHz；當CR0.D5=0時，系統時鐘源選擇內部振蕩器OSC時鐘。 一、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路的硬件(yn jin)結構TLV1578模數轉換器與DSP芯片的接口 1 自測試方式 TLV1578提供了三種(sn zhn)自測試方式。通過控制寄存器CR1的D1和D0位來選擇自測試方式。 內部振蕩器速度的選擇 TLV1578具有內置的10MHz振蕩器。當系統時鐘選擇內部OSC時，可通過設置控制寄存器的CR1.D6位，來選擇振蕩器OSC的速度。當CR1.D6=0時,OSC的速度設置在(101)MHz；當CR1.D6=1時,OSC的速度設置在(201)M

24、Hz。 一、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構TLV1578模數轉換器與DSP芯片的接口 1(2) TLV1578與TMS320VC5402芯片的接口(ji ku) TLV1578提供了通用高速并行接口，可與高性能DSP和通用微處理器兼容。 設TLV1578采用內部時鐘源，軟件啟動方式。占用一個I/O口地址，其地址為7FFFH。其接口電路如圖5-10所示。 一、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構TLV2544模數轉換器與DSP芯片的接口 2(1) TLV2544模數轉換器 TLV

25、2544是TI公司生產的一種高性能、低功耗、高速、12位四通道串行CMOS模數轉換器，采用單電源工作，電壓范圍：2.7V5.5V。 該器件為用戶(yngh)提供了三個輸入端和一個三態輸出端的串行端口，為微處理器SPI串行端口提供了方便的4線接口。當與DSP芯片連接時，可用一個幀同步信號FS來控制一個串行數據幀的開始。 一、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構TLV2544模數轉換器與DSP芯片的接口 2一、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構TLV2544模數轉換器與DSP芯片的接口

26、 2(2) TLV2544與TMS320VC5402芯片的接口 TMS320C5402提供高速、雙向、多通道帶緩沖(hunchng)串行端口McBSP,可用來與串行A/D轉換器直接連接。每個BSP口可工作在SPI方式和I/O方式。 A/D轉換電路的工作是由DSP的多通道緩沖串口BSP0來控制，BSP0通過串行輸出口BDX0發送控制字到TLV2544的SDI口，來決定其工作方式。 一、TMS320C54x與A/D轉換器的接口共一百八十八頁5.2DSP電路的硬件(yn jin)結構二、TMS320C54x與D/A轉換器的接口TLV5619轉換器 1 TLV5619是12位并行電壓輸出型D/A轉換器

27、，可與DSP芯片并行接口，主要包括：12位輸入寄存器、12位DAC鎖存器、12位電阻網絡(wnglu)D/A轉換器、選擇和控制邏輯、基準輸入緩沖放大器和輸出緩沖放大器。 共一百八十八頁5.2DSP電路(dinl)的硬件結構TLV5619轉換器 1（1）TLV5619的內部結構 二、TMS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路的硬件(yn jin)結構TLV5619轉換器 1（2）TLV5619的引腳功能TLV5619器件共有20根引腳，其功能如下： VDD：正電源。可采用5V或3V供電，5V供電時,功耗為8mW，在3V供電時，功耗為4.3mW； REFIN：參考電壓輸

28、入端，接基準電壓Vref，在電源為5V供電時，Vref =2.048V，在電源為3V供電時，Vref =1.024V； GND：地。 ：片選引腳，低電平有效； 二、TMS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路的硬件(yn jin)結構TLV5619轉換器 1（3）輸出電壓 TLV5619的輸出緩沖器采用2倍增益(zngy)、具有A類輸出的放大器，可以提高器件的穩定性和減少建立時間。其輸出電壓： 式中，VREF為基準電壓；CODE為數字輸入值，其范圍從0 x000至0 xFFF。 二、TMS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬

29、件結構TLV5616轉換器 2 TLV5616是一個串行12位電壓輸出數模轉換器,帶有靈活的4線串行接口，可以無縫(w fn)連接TMS320、SPI、QSPI等串行口。（1）TLV5616的內部結構 二、TMS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路的硬件(yn jin)結構TLV5616轉換器 2（2）TLV5616的引腳功能(gngnng) 引腳名稱引腳編號I/O功能說明AGND5模擬地CS3I片選信號，低電平有效。用于使能和禁止數據輸入DIN1I串行數據輸入端FS4I幀同步信號。用于4線串行接口OUT7ODAC模擬輸出REFIN6I基準模擬電壓輸入SCLK2I串

30、行時鐘輸入VDD8正電源二、TMS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路的硬件(yn jin)結構D/A轉換器與DSP的接口 3TLV5619與TMS320VC5402芯片(xn pin)的接口電路 TLV5619是基于并行輸入的12位單電源D/A轉換器。器件在 的低電平時被選中，可實現12位數據的雙緩沖和單緩沖兩種方式。 采用雙緩沖方式時，輸入數據在 的上升沿被寄存于輸入寄存器， 的低電平被鎖存至DAC鎖存器，并刷新DAC轉換器，更新輸出。 采用單緩沖方式時， 始終保持低電平，使DAC鎖存器處于直通方式， 的上升沿鎖存數據，并刷新DAC轉換器，更新輸出結果。 二、T

31、MS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構D/A轉換器與DSP的接口 3二、TMS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路的硬件(yn jin)結構D/A轉換器與DSP的接口 3(2) TLV5616與TMS320C5402芯片的接口連接 TLV5616與TMS320系列的DSP兼容。如果DSP的串行口僅與一片TLV5616進行無縫串行連接，有兩種基本連接形式：三線連接和四線連接。 三線連接 將TLV5616的 線直接接地，用FS、DIN、SCLK三根線與DSP串行口連接。 四線連接 將TLV5616的FS、DIN、SCL

32、K和 四根線與DSP串行口連接。 二、TMS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構D/A轉換器與DSP的接口 3二、TMS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構D/A轉換器與DSP的接口 3二、TMS320C54x與D/A轉換器的接口共一百八十八頁5.2DSP電路(dinl)的硬件結構5.2.3電平轉換與電源各種電平的轉換標準 1共一百八十八頁5.2DSP電路的硬件(yn jin)結構3.3V與5V電平轉換的形式 2 根據不同的應用(yngyng)場合，3.3V與5V電平轉換有四種形式: (1) 5

33、V TTL器件驅動3.3V TTL器件(LVC) 電平轉換標準相同，接口電平匹配。只要3.3V器件能承受5V電壓，并且滿足接口電流條件，可以直接連接驅動，否則需加驅動電路。 (2) 3.3V TTL器件(LVC)驅動5V TTL器件 電平轉換標準相同，并滿足接口電平條件。只要滿足接口電流條件，可以直接連接驅動，否則加驅動電路。 5.2.3電平轉換與電源共一百八十八頁5.2DSP電路(dinl)的硬件結構3.3V與5V電平轉換的形式 2 (3) 5V CMOS器件驅動3.3V TTL器件(LVC) 電平轉換標準不相同的，但滿足接口電平的要求，即VOHVIH，VOLVIL。因此只要采用能承受5V電

34、壓的LVC器件，且滿足接口電流(dinli)的要求，就可以直接驅動，否則需加驅動電路。 (4) 3.3V TTL器件(LVC)驅動5V CMOS器件 電平轉換標準不相同，接口電平不滿足要求。因此不能直接驅動，需要加入雙電源供電的接口電路,如: TI公司的SN74ALVC164245、SN74LVC4245等。 5.2.3電平轉換與電源共一百八十八頁5.2DSP電路(dinl)的硬件結構DSP與外圍器件的接口 3 從目前的趨勢來看，使用低電壓的3V系列芯片已成為發展方向。DSP與3V器件的接口比較簡單，由于兩者電平一致，可以直接驅動(q dn)。如DSP芯片可以直接與3V的Flash存儲器連接。

35、 5.2.3電平轉換與電源共一百八十八頁5.2DSP電路的硬件(yn jin)結構 為了降低芯片功耗，TMS320C54x系列芯片大部分都采用低電壓設計，并且采用雙電源供電(n din)，即 內核電源CVDD 采用3.3V、2.5V，或1.8V電源； I/O電源DVDD采用3.3V供電。 二、電源5.2.3電平轉換與電源共一百八十八頁5.2DSP電路(dinl)的硬件結構電源電壓和電流要求 為了獲得更好的電源性能，TMS320C5402芯片采用雙電源供電方式。 內核電源CVDD：采用1.8V。主要為芯片的內部邏輯提供電壓,包括CPU、時鐘電路和所有的外設邏輯。 I/O電源DVDD：采用3.3V

36、。主要供I/O接口使用。可直接與外部低壓器件接口，而無需額外的電平(din pn)變換電路。 理想情況下，兩電源應同時加電。若不能做到同時加電，應先對DVDD加電，然后再對CVDD加電。 5.2.3電平轉換與電源共一百八十八頁5.2DSP電路的硬件(yn jin)結構電源電壓和電流要求 內部靜電保護電路要求: DVDD電壓(diny)不超過CVDD電壓2V；CVDD電壓不超過DVDD電壓0.5V。 5.2.3電平轉換與電源共一百八十八頁5.2DSP電路(dinl)的硬件結構5.2.4串口 TMS320C54x為用戶提供了豐富的同步串行口，可與雙向串口器件實現(shxin)高效的串行通信。 TM

37、S320C54x的串行口有四種類型：標準同步串口SP、緩沖同步串口BSP、多路緩沖串口McBSP和時分多路同步串口TMD，不同型號的芯片所帶串口類型不同。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構一、標準同步串行口SPSP串口結構 1 SP串口由數據接收寄存器DRR、數據發送寄存器DXR、接收移位寄存器RSR、發送移位寄存器XSR、二個裝載(zhungzi)控制邏輯電路和二個位/字控制計數器組成。 共一百八十八頁5.2DSP電路(dinl)的硬件結構一、標準同步串行口SPSP串口結構 1共一百八十八頁5.2DSP電路(dinl)的硬件結構一、標準同步串行口SPSP串口結構 1接

38、收通道發送通道引 腳說 明引腳說 明CLKR接收時鐘信號CLKX發送時鐘信號DR接收串行數據信號DX發送串行數據信號FSR接收幀同步信號FSX發送幀同步信號標準同步(tngb)串行口的外部引腳功能 共一百八十八頁5.2DSP電路的硬件(yn jin)結構一、標準同步串行口SPSP串口結構 1 標準同步串行口各部分的功能： (1) 數據接收寄存器DRR 16位的存儲器映像(yn xin)數據接收寄存器，用來保存來自RSR寄存器并將要寫到數據總線的輸入數據。復位時，DRR被清除。 (2) 數據發送寄存器DXR 16位的存儲器映像數據發送寄存器，用來保存來自數據總線并將要加載到XSR的外部串行數據。

39、復位時，DXR被清除。 (3) 數據接收移位寄存器RSR 16位的數據接收移位寄存器，用來保存來自串行數據接收(DR)引腳的輸入數據，并控制數據到DRR的傳輸。 共一百八十八頁5.2DSP電路(dinl)的硬件結構一、標準同步串行口SPSP串口結構 1 (4) 數據發送移位寄存器XSR 16位數據發送移位寄存器，用來控制來自DXR的外部數據的傳輸，并保存將要發送到串行數據發送引腳的數據。 (5) 串行接口控制寄存器SPC 16位的存儲器映像串行接口控制寄存器，用來保存串行接口的模式(msh)控制和狀態位。 (6) 控制電路 用于控制串行口協調工作，分為： 裝載控制電路：完成接收和發送數據的裝載

40、； 位/字控制計數器：完成位/字傳輸控制。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構一、標準同步串行口SPSP串口結構 1共一百八十八頁5.2DSP電路的硬件(yn jin)結構一、標準同步串行口SPSP串口結構 1發送過程： 發送數據裝入DXR； 當上一個數據發送完后，DXR的數據自動裝入XSR； 在發送幀同步信號FSX和發送時鐘(shzhng)CLKX作用下，將XSR的數據通過引腳DX發送輸出。接收過程： 在接收幀同步信號FSR和接收時鐘CLKR作用下，接收數據通過DR引腳移至RSR中； 當RSR滿時，將數據裝入DRR中。 共一百八十八頁5.2DSP電路(dinl)的硬件結

41、構一、標準同步串行口SP控制寄存器SPC 2 SPC用于控制串行口的操作(cozu)。SPCH（控制寄存器SPC高8位）各個功能位如表5-8所示。 SPCH15141312111098FreeSoftRSRFULLXSREMPTYXRDYRRDYIN1IN0仿真控制仿真控制接收移位寄存器滿發送移位寄存器空發送準備好接收準備好發送時鐘狀態接收時鐘狀態表5-8 SPCH（控制寄存器SPC高8位）各個功能位 共一百八十八頁5.2DSP電路(dinl)的硬件結構一、標準同步串行口SP控制寄存器SPC 2SPCL（控制(kngzh)寄存器SPC低8位）各個功能位如表5-9所示。 SPCL76543210

42、RRSTXRSTTXMMCMFSMFODLBRes接收復位發送復位發送模式時鐘選擇模式幀同步模式數據格式數據回送模式保留表5-9 SPCL（控制寄存器SPC低8位）各個功能位 共一百八十八頁5.2DSP電路(dinl)的硬件結構一、標準同步串行口SP標準串口SP的操作 3串口初始化步驟： 復位，并且(bngqi)把0038H(或0008H)寫到SPC，初始化串行接口。 把00C0H寫到IFR，清除任何掛起的串行接口中斷。 把00C0H和IMR求或邏輯運算，使能串行接口中斷。 清除ST1的INTM位，使能全局中斷。 把00F8H(或00C8H)寫入SPC，啟動串行接口。 把第一個數據寫到DXR。

43、 共一百八十八頁5.2DSP電路的硬件(yn jin)結構一、標準同步串行口SP標準串口SP的操作 3 如果這個串行接口與另一個處理器的串行接口連接,而且這個處理器產生一個幀同步信號SFX，則在寫這個數據之前必須有握手信號。 串口中斷服務程序步驟： 保存上下文到堆棧中。 讀DRR或寫DXR，或者同時進行兩種操作。從DRR讀出的數據寫到內儲器中預定單元，寫到DXR的數據從存儲器的指定單元取出。 恢復(huf)現場。 用RETE從中斷子程序返回，并重新使能中斷。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構二、緩沖同步串行口BSP 緩沖同步串行接口BSP是一個全雙工、雙緩沖的串行接口。

44、它是在SP的基礎(jch)上增加一個自動緩沖單元ABU。ABU是一種增強型標準串行口。它提供與其他串口工作器件的接口，如編碼器、串行A/D轉換器等。BSP串口允許使用8,10,12,16位連續通信流數據包，為發送提供幀同步脈沖及一個可編程頻率的串行時鐘，最大的操作頻率是CLKOUT。 共一百八十八頁5.2DSP電路(dinl)的硬件結構二、緩沖同步串行口BSPBSP結構 1 BSP由一個復用的雙緩沖串行接口組成，它的各項功能類似于標準串口，只是多了一個自動緩沖單元ABU。ABU是一個附加邏輯電路，允許(ynx)串口直接對內存讀寫，不需要CPU參與，可以節省時間，實現串口與CPU的并行操作。 共

45、一百八十八頁5.2DSP電路的硬件(yn jin)結構二、緩沖同步串行口BSPBSP結構 1 ABU的功能：利用專用總線，控制串行口直接與TMS320C54x的內部存儲器進行數據交換。ABU單元(dnyun)含有5個寄存器： 11位的地址發射寄存器AXR； 11位的塊長度發送寄存器BKX； 11位的地址接收寄存器ARR； 11位的塊長度接收寄存器BKR； 16位的串口控制寄存器BSPCE。 共一百八十八頁5.2DSP電路(dinl)的硬件結構二、緩沖同步串行口BSPBSP的控制寄存器BSPCE 2BSP的擴展(kuzhn)功能包括: 具有可編程串口的時鐘速率； 可選擇時鐘和幀同步信號的正負極性

46、； 除了能進行8,16位串行數據通訊外，還可以傳送10,12位字。 允許設置忽略或不忽略幀同步信號； 為使用PMC接口提供一個專用的操作模式。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構二、緩沖同步串行口BSPBSP的控制寄存器BSPCE 2 BSPCE寄存器包含控制位和狀態位，用于控制BSP和ABU的增強(zngqing)功能。寄存器的低10位用于增強特性控制，高6位用于ABU控制。BSPCE寄存器各個功能位如表5-11所示。 BSPCB控制PCMFIGFECLKPFSPCLKDV表5-11 BSPCE寄存器各個功能位 共一百八十八頁5.2DSP電路(

47、dinl)的硬件結構二、緩沖同步串行口BSPBSP的控制寄存器BSPCE 2 ABU控制：用于自動(zdng)緩沖單元的控制。 PCM：PCM脈沖編碼模式位，用于設置串口工作于編碼模式。這種PCM模式只影響發送器。BDXR到BXSR轉換不受PCM編碼位的影響。 PCM=0，清除脈沖編碼模式； PCM=1，設置脈沖編碼模塊模式。 FIG：幀同步信號選擇位，該位僅在連續發送模式下且具有外部幀同步信號, 以及連續接收模式下工作。 FIG=0，第一個幀脈沖之后的幀同步脈沖重新啟動發送； FIG=1，忽略幀同步信號。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構二、緩沖同步串行口BSPBSP

48、的控制寄存器BSPCE 2FE：格式擴展(kuzhn)位,用于和SPC中的FO位一起指定字長。 CLKP：時鐘極性設置位，用于設定接收和發送時，何時采樣數據。 CLKP=0時，接收器在BCLKR的下降沿采樣數據，發送器在BCLKX的上升沿發送數據； CLKP=1時，接收器在BCLKR的上升沿采樣數據，發送器在BCLKX的下降沿發送數據。 FSP：幀同步極性設置位，用于設定幀同步脈沖觸發電平高低。 FSP=0，幀同步脈沖(BFSX和BFSR)高電平激活； FSP=1，幀同步脈沖(BFSX和BFSR)低電平激活。 CLKDV：CLKDV內部發送時鐘分頻因數。共一百八十八頁5.2DSP電路(dinl

49、)的硬件結構二、緩沖同步串行口BSPABU自動緩沖單元 3 ABU的功能是自動控制串口與內部TMS320C54x存儲器之間的數據傳輸，并且不需要CPU干預。ABU的工作方式分為非緩沖方式和自動緩沖方式。 非緩沖方式：即標準(biozhn)方式，與SP相同。 自動緩沖方式：在ABU的控制下，串行口直接與TMS320C54x的內部存儲器進行16位數據塊傳輸。當傳輸的數據長度是數據塊長度的一半或整個長度時，產生中斷。 共一百八十八頁5.2DSP電路(dinl)的硬件結構二、緩沖同步串行口BSPBSP的初始化 4BSP發送初始化步驟： 把0008H寫到BSPCE寄存器，復位和初始化串口； 把0020H

50、寫到IFR，清除掛起的串口中斷； 把0020H與IMR進行或操作，使能串口中斷； 清除ST1的INTM位，使能全局(qunj)中斷； 把1400H寫到BSPCE寄存器，初始化ABU的發送器； 把緩沖區開始地址寫到AXR； 把緩沖長度寫到BKX； 把0048H寫到BSPCE，開始串口操作。 共一百八十八頁5.2DSP電路(dinl)的硬件結構二、緩沖同步串行口BSPBSP的初始化 4BSP接收初始化步驟： 把0000H寫到BSPCE寄存器，復位和初始化串口； 把0010H寫到IFR，清除掛起的串口中斷(zhngdun)； 把0010H與IMR進行或操作，使能串口中斷； 清除ST1的INTM位，使

51、能全局中斷； 把2160H寫到BSPCE寄存器，初始化ABU的發送器； 把緩沖開始地址寫到ARR； 把緩沖長度寫到BKR； 把0080H寫到BSPCE寄存器，開始串口操作。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構三、時分復用串行口TDM 時分復用操作是將與不同器件的通信按時間依次分為時間段，周期性分別按時間順序(shnx)與不同的器件進行通信的工作方式。每個器件占用各自的通信時段(信道)，循環往復地傳送數據。工作方式分為非TDM方式和TDM方式。 非TDM方式：稱為標準方式，與SP相同。 TDM方式：將與多個不同器件的通信按時間依次劃分成若干個信道，TDM周期性地按時間順序與

52、不同信道的器件進行串行通信。 共一百八十八頁 TDM串口操作通過6個存儲器映像寄存器和2個其他專用寄存器來實現。這些寄存器分別為TRCV、TDXR、TSPC、TCSR、TRTA、TRAD、TRSR和TXSR。各寄存器功能如下(rxi)： TDM數據接收寄存器TRCV。16位存儲器映像寄存器，用來保存接收的串行數據，功能與DRR相同。 TDM數據發送寄存器TDXR。16位存儲器映像寄存器，用來保存發送的串行數據，功能與DXR相同。 TDM串口控制寄存器TSPC。16位存儲器映像寄存器，包含TDM的模式控制或狀態控制位。 5.2DSP電路的硬件(yn jin)結構三、時分復用串行口TDM共一百八十

53、八頁5.2DSP電路的硬件(yn jin)結構三、時分復用串行口TDM TDM接收地址寄存器TRAD。16位存儲器映像寄存器，存留TDM地址線的各種狀態信息。 TDM通道(tngdo)選擇寄存器TCSR。16位存儲器映像寄存器，指定每個通信器件發送操作時間段。 TDM發送/接收地址寄存器TRTA。16位存儲器映像寄存器，低8位(RA0RA7)為接收地址，高8位(TA0TA7)發送地址。 TDM數據接收移位寄存器TRSR。16位專用寄存器，控制從輸入引腳到TRCV數據的接收保存過程，與RSR功能類似。 TDM數據發送移位寄存器TXSR。共一百八十八頁5.2DSP電路的硬件(yn jin)結構三、

54、時分復用串行口TDM共一百八十八頁5.2DSP電路(dinl)的硬件結構四、多通道帶緩沖串行口McBSPMcBSP串行口的功能 1 McBSP的功能包括：全雙工通信；雙緩沖的發送和三緩沖接收數據存儲器，支持連續的數據流傳送；獨立的接收、發送幀和時鐘信號；可直接與工業標準的編碼器、模擬界面芯片(AICs)、其他串行A/D、D/A器件連接并通信；具有外部變速時鐘發生器及內部頻率可編程時鐘發生器；可以直接利用多種串行協議接口通信；多達128路發送和接收通道；數據(shj)的字長可選擇，包括8、12、16、20、24和32位；可進行律或A律的壓縮擴展通信；幀同步和時鐘信號的極性可編程；可編程內部時鐘和

55、幀發生器。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構四、多通道帶緩沖串行口McBSPMcBSP結構 2 McBSP串行口是由外部通信引腳、接收發送通道、時鐘及幀同步信號發生器、多通道選擇以及CPU中斷信號和DMA同步信號等組成，可分為(fn wi)數據通道和控制通道兩部分。數據通道主要完成數據的接收和發送。控制通道完成內部時鐘和幀同步信號的產生與控制、多通道的選擇、產生中斷信號送往CPU和產生同步事件通知DMA控制器等。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構四、多通道帶緩沖串行口McBSPMcBSP結構 2共一百八十八頁5.2DSP電路的硬件(yn jin)

56、結構四、多通道帶緩沖串行口McBSPMcBSP結構 2(1) 外部引腳 DX：串行數據發送(f sn)引腳； DR：串行數據接收引腳； CLKX：發送時鐘引腳； CLKR：接收時鐘引腳； FSX：發送幀同步引腳； FSR：接收幀同步引腳； CLKS：外部提供的采樣時鐘引腳。共一百八十八頁5.2DSP電路的硬件(yn jin)結構四、多通道帶緩沖串行口McBSPMcBSP結構 2(2) CPU中斷信號和DMA同步信號 RINT：觸發(chf)CPU的發送中斷信號； XINT：觸發CPU的接收中斷信號； REVT：觸發DMA接收同步事件信號； XEVT：觸發DMA發送同步事件信號； REVTA：觸

57、發DMA接收同步事件A信號； XEVTA：觸發DMA發送同步事件A信號。 (3) McBSP的控制寄存器CPU可以通過內部總線訪問McBSP的控制寄存器。 共一百八十八頁5.2DSP電路(dinl)的硬件結構四、多通道帶緩沖串行口McBSPMcBSP結構 2(4) McBSP的工作原理數據發送過程： CPU通過(tnggu)外設總線，將數據寫入數據發送寄存器DXR1,2； McBSP串口將DXR1,2中的發送數據傳送到發送移位寄存器XSR1,2中； 通過發送移位寄存器XSR1,2，將數據經DX引腳移出發送。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構四、多通道帶緩沖串行口McBS

58、PMcBSP結構 2數據接收過程： McBSP串口通過(tnggu)DR引腳，將接收數據移入接收移位數據寄存器RSR1,2中； 將RSR1,2中的接收數據拷貝到接收緩沖寄存器RBR1,2； 將RBR1,2中的接收數據復制到數據接收寄存器DRR1,2； CPU或DMA控制器從DRR1,2中讀出數據。 共一百八十八頁5.2DSP電路(dinl)的硬件結構四、多通道帶緩沖串行口McBSPMcBSP結構 2McBSP的工作模式(msh)： 多通道緩沖模式； SPI模式； A-bis模式； 數據回路模式； GPIO模式； 省電模式。 共一百八十八頁5.2DSP電路的硬件(yn jin)結構四、多通道帶緩

59、沖串行口McBSPMcBSP串口的配置寄存器 3 用于McBSP串口配置的寄存器共有(n yu)7個，分別為串口控制寄存器SPCR1和SPCR2、引腳控制寄存器PCR、接收控制寄存器RCR1和RCR2以及發送控制寄存器XCR1和XCR2。 三個16位寄存器SPCR1、SPCR2和PCR可進行串口配置。這三個寄存器包含了McBSP的狀態信息和當前操作的配置。 接收和發送寄存器RCR1.2和XCR1,2用于配置收發操作的不同參數。 共一百八十八頁5.2DSP電路(dinl)的硬件結構四、多通道帶緩沖串行口McBSPMcBSP串口的工作步驟 4(1) McBSP串行口的復位 McBSP串行口有兩種復

60、位方式(fngsh)： 系統復位 McBSP復位。 (2) McBSP串行口的初始化 McBSP復位后，可進行初始化，其步驟如下： 共一百八十八頁5.2DSP電路的硬件(yn jin)結構四、多通道帶緩沖串行口McBSPMcBSP串口的工作步驟 4 對控制寄存器的復位位置0,使 、 和 位為零。若剛剛復位，不必進行這一步操作； 根據串口復位的要求，對McBSP的寄存器進行編程配置； 等待2個時鐘周期，以保證內部時鐘同步； 對DXD寫信息，設置數據通道； 設置 和 置1，使串口處于使能狀態； 如果需要內部幀同步信號，則設定 =1； 等待2個時鐘周期后，接收器和發送器被激活。 共一百八十八頁5.2