1、杭州康芯電子1EDA/VHDL多媒體教學(xué)講座杭州康芯電子2本講座相關(guān)參考書目 潘 松等編著，電子科技大學(xué)出版社出版 徐光輝等編著，電子工業(yè)出版社出版 王金明等編著，電子工業(yè)出版社出版 待出版潘 松 編 著，科學(xué)出版社出版杭州康芯電子3EDA/VHDL講座主要內(nèi)容一、EDA、EDA技術(shù)及其應(yīng)用與發(fā)展二、硬件描述語言三、FPGA和CPLD四、 EDA工具軟件五、 電子設(shè)計競賽幾個實際問題的討論六、VHDL語言初步七、上機實習(xí)指導(dǎo)八、EDA實驗開發(fā)系統(tǒng)應(yīng)用介紹GW48-CK系統(tǒng)配套培訓(xùn)教材九、引腳鎖定和優(yōu)化控制方法介紹十、實驗設(shè)計演示杭州康芯電子4一、EDA、EDA技術(shù)及其應(yīng)用與發(fā)展EDA Elec

2、tronic Design AutomationEDA /= Protel、PSPISE、EWB、？規(guī)范化 標(biāo)準(zhǔn)化 設(shè)計效率高 充分利用計算機，遠(yuǎn)離經(jīng)驗和硬件 硬件描述語言綜合器 仿真測試庫 適配器 下載器 ?杭州康芯電子5與傳統(tǒng)電子設(shè)計技術(shù)和單片機技術(shù)相比， EDA技術(shù)及電路系統(tǒng)的優(yōu)越性表現(xiàn)在：1、自主知識產(chǎn)權(quán)2、開發(fā)技術(shù)標(biāo)準(zhǔn)化、規(guī)范化、IP Core（Intellectual Property） 的可利用性3、自頂向下的設(shè)計方案，設(shè)計效率高和規(guī)模大4、現(xiàn)代電子開發(fā)技術(shù)的發(fā)展方向，全方位仿真、充分利用現(xiàn)代計算機技術(shù)7、CPLD的純硬件加密的可靠性要好得多，5、先進(jìn)的編程下載技術(shù)-isp， 和

3、硬件測試技術(shù)-JTAG6、對于硬件經(jīng)驗要求不高，僅需集中精力于系統(tǒng)本身功能的實現(xiàn)8、高速性能好9、高可靠性10、可設(shè)計成單片系統(tǒng)- SYSTEM ON A CHIP - SOCEDA-MCU杭州康芯電子6二、硬件描述語言 HDL - Hardware Description Language 常用硬件描述語言：1、ABEL-HDL2、AHDL3、VHDL4、Verilog HDL 硬件描述語言與 軟件描述語言（C、ASM、PASCAL）間 有許多不同之處 .IEEE標(biāo)準(zhǔn)杭州康芯電子7三、FPGA和CPLD FPGA - Field Programmable Gate Array CPLD -

4、Complex Programmable Logic Device 大規(guī)?？删幊踢壿嬈骷闺娮釉O(shè)計進(jìn)入了一個嶄新的時代杭州康芯電子8可 編 程 邏 輯 器 件 概 述可編程邏輯器件 (PLD) 是用來實現(xiàn)定制邏輯功能的、用戶可自由配置的數(shù)字集成電路 (ICs) ?？删幊踢壿嬈骷梢岳闷鋬?nèi)部邏輯結(jié)構(gòu)實現(xiàn)任何的布爾表達(dá)式或者寄存器功能。相反， 象TTL 器件等現(xiàn)有的邏輯集成電路（ Ics）只能提供特定的邏輯功能，不能通過修改來滿足具體電路的設(shè)計要求 ?，F(xiàn)在，PLD制造商已經(jīng)能夠供應(yīng)集成度和性能比分離元件高，而單位功能成本低于分離元件的可編程器件。 可編程邏輯器件 已經(jīng)成為比分離元件以及類似專用集

5、成電路（ ASICs ）的全定制或者半定制器件更受歡迎的 產(chǎn)品。杭州康芯電子91、基于乘積項的結(jié)構(gòu)模塊2、基于查找表的結(jié)構(gòu)模塊 構(gòu)成可編程邏輯的兩種主要方法：杭州康芯電子10基于乘積項的結(jié)構(gòu)模塊可編程的“與”陣列，固定的“或”陣列用于邏輯綜合及取“反”的“異或“門容量受乘積項數(shù)量的限制輸入引線多結(jié)構(gòu)原理與特點：杭州康芯電子11小規(guī)?？删幊踢壿嬈骷?早期的PLD: 1、PAL: Programmable Array Logic 右圖邏輯：O2 = !I2&!I1&I0 # I2&I0 # I1&!I0 O1 = I2&!I1&!I0 # I1&!I0O0 = !I1&!I0 # I2&!I1&!

6、I0PAL結(jié)構(gòu)邏輯功能可變化的硬件結(jié)構(gòu)。杭州康芯電子122、GAL： General Array Logic Device最多有8個或項，每個或項最多有32個與項3、EPLDErasable Programmable Logic DevicePAL是由一個可編程的“與”平面和一個固定的“或”平面構(gòu)成的,或門的輸出可以通過觸發(fā)器有選擇地被設(shè)置為寄存狀態(tài)乘積項邏輯杭州康芯電子13邏輯宏單元輸入/輸出口輸入口GAL結(jié)構(gòu)時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列杭州康芯電子14一個N輸入查找表 (LUT，Look Up Table)可以實現(xiàn)N個輸入變量的任何邏輯功能，如 N輸入“與”、 N輸入“異或”

7、等。輸入多于N個的函數(shù)、方程必須分開用幾個查找表（ LUT）實現(xiàn)輸出查黑找盒表子輸入1輸入2輸入3輸入4什么是查找表?基于查找表的結(jié)構(gòu)模塊 杭州康芯電子150000010100000101輸入 A 輸入 B 輸入C 輸入D 查找表輸出16x1RAM查找表原理多路選擇器杭州康芯電子16基于乘積項的 結(jié)構(gòu)模塊杭州康芯電子17LATTICEispLSI1032E內(nèi)部結(jié)構(gòu)全局布線池通用邏輯塊GLBI/O端口輸出布線池杭州康芯電子18杭州康芯電子19杭州康芯電子20ALTERA MAX 7000S 系列的特點MAX 7000S 支持系統(tǒng)級集成用于產(chǎn)品制造的系統(tǒng)內(nèi)可編程特性（ISP）用于產(chǎn)品測試的邊緣掃描

8、測試標(biāo)準(zhǔn)（JTAG）相同器件系列的引腳縱向兼容引腳和結(jié)構(gòu)與最初的MAX 7000系列兼容所有MAX 7000S 器件的增強功能6 個輸出使能2 個全局時鐘可選的集電極開路輸出轉(zhuǎn)換速度控制杭州康芯電子21MAX7000S 系列的內(nèi)部互連結(jié)構(gòu)Logic Array Block可編程連線陣列杭州康芯電子22MAX7000S 系列的宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄存器旁路并行擴展項通往 I/O模塊通往 PIA乘積項選擇矩陣來自 I/O引腳全局時鐘QDEN來自 PIA的 36個信號快速輸入選擇2杭州康芯電子23FPGA與CPLD結(jié)構(gòu)特點Altera的連續(xù)式快

9、速通道互連 FastTrack采用分段式互連結(jié)構(gòu)的器件無法得到冗余帶來的好處連續(xù)式互連結(jié)構(gòu)分段式互連結(jié)構(gòu)杭州康芯電子24杭州康芯電子25FLEX 10KE 系列典型門數(shù)量邏輯單元數(shù) 量RAM 規(guī)模封裝形式供貨情況30,0001,72824,576144-Pin TQFP208-Pin PQFP256-Pin BGA484-Pin BGA1999年上半年50,0002,88040,960144-Pin TQFP208-Pin PQFP240-Pin PQFP256-Pin BGA484-Pin BGA已經(jīng)供貨100,0004,9924,99249,15224,576208-Pin PQFP240

10、-Pin PQFP256-Pin BGA356-Pin BGA*484-Pin BGA*1999年上半年或1998年7月130,0006,65665,536240-Pin PQFP484-Pin BGA672-Pin BGA1999年上半年250,00012,16081,920672-Pin BGA1999年上半年200,0009,98498,304600-Pin BGA672-Pin BGA1999年上半年特 點EPF10K30EEPF10K50EEPF10K100EEPF10K100BEPF10K130EEPF10K250EEPF10K200E杭州康芯電子26FLEX 10KE高性能的解決

11、方案雙端口 RAM字長16位的4Kbit EAB符合PCI標(biāo)準(zhǔn)的I/O引腳嵌入式結(jié)構(gòu)的發(fā)展1.0mm FineLine BGA封裝電路板面積節(jié)省一半成本最低下一代封裝基于SRAM的0.25 CMOS工藝五層金屬2.5V內(nèi)核電壓和 多電壓標(biāo)準(zhǔn)MultiVolt 的I/O引腳兼容5.0V 輸入先進(jìn)的工藝技術(shù)為 PCI標(biāo)準(zhǔn)而設(shè)計100MHz 的系統(tǒng)速度實現(xiàn)150MHz的FIFO性能突破：杭州康芯電子27存儲器容量(單位: Bit)典型可用門EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K2

12、50AFLEX10K系列邏輯規(guī)模杭州康芯電子28管芯尺寸比較AlteraEPF10K100A相對管芯尺寸： 1.00.35 工藝4,992個邏輯單元(LE)12 個EABXilinxXC4062XL相對管芯尺寸： 1.910.35 工藝相當(dāng)于4,608個邏輯單元(LE)*沒有EABAlteraEPF10K100E相對管芯尺寸： 0.60.25 工藝4,992個邏輯單元(LE)12 個EAB* 1個 CLB 相當(dāng)于 2 兩個LE杭州康芯電子29FLEX高速性能發(fā)展 199619971998FLEX 10K-5FLEX 10K-4FLEX 10K-3FLEX 10K-2FLEX 10KA-1更高的

13、系統(tǒng)性能FLEX 10KE-1杭州康芯電子30工藝改進(jìn)促使供電電壓降低5.0 V3.3 V2.5 V1.8 V崩潰電壓供電電壓杭州康芯電子31FPGA/CPLD多電壓兼容系統(tǒng)內(nèi)核電壓 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 輸入輸出電位標(biāo)準(zhǔn) Vccio杭州康芯電子32資料來源：美國Altera公司5.0 V3.3 V2.5 V1.8 V初始設(shè)計百分比混合電壓系統(tǒng)日趨流行FPGA/CPLD不同芯核電壓器件流行趨勢 杭州康芯電子33GW48-CK EDA系統(tǒng)兼容上述任何芯核電壓的FPGA/CPLD器件的實驗和開發(fā)5V、3.3V、2.5V、1.8V杭州康芯電子34

14、如何選用CPLD/FPGA?適于實現(xiàn)復(fù)雜的組合邏輯適于實現(xiàn)復(fù)雜的狀態(tài)機適于實現(xiàn)控制量多的邏輯適于實現(xiàn)完全編碼的狀態(tài)機扇入系數(shù)大應(yīng)用舉例：存儲總線控制器譯碼邏輯適于實現(xiàn)數(shù)據(jù)通路功能適于實現(xiàn)寄存器用量大的設(shè)計適于實現(xiàn)算術(shù)功能：加法器、計數(shù)器等適于實現(xiàn)“One Hot” 方式編碼的狀態(tài)機應(yīng)用舉例：DSP 功能PCI 接口乘積項結(jié)構(gòu)/CPLD查找表結(jié)構(gòu)/FPGA杭州康芯電子354、FPGA/CPLD生產(chǎn)商 ALTERAFPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100CPLD：

15、 MAX7000/S/A/B系列：EPM7128S MAX9000/A系列FPGA： XC3000系列， XC4000系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD： XC9500系列：XC95108、XC95256XILINX杭州康芯電子36LATTICEVANTIS（AMD）ispLSI系列：1K、2K、3K、5K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列： 其他PLD公司：ACTEL公司： ACT1/2/3、40MXATMEL公司：ATF

16、1500AS系列、40MXCYPRESS公司QUIKLOGIC公司 CPLDSO MUCH IC！FPGA CPLD杭州康芯電子37用于系統(tǒng)集成的嵌入式 PLD 系列 1998 Altera Corporation37M-SL-APEX 20K-04APEX 20K杭州康芯電子38GW48-CK EDA實驗開發(fā)系統(tǒng)配套適配板和FPGA/CPLD器件杭州康芯電子39ALTERA EPF10K20TC144杭州康芯電子40XILINX XC9536PC44杭州康芯電子41LATTICE ispLSI1048PQ128杭州康芯電子42ALTERA EP1K30TC144配置ROM座杭州康芯電子43A

17、LTERA EPF10K30E杭州康芯電子44ALTERA EPF10K10PC84杭州康芯電子45ispLSI1032E杭州康芯電子46XILINX XC95108杭州康芯電子47XC95108杭州康芯電子48杭州康芯電子49EP1K100QC208杭州康芯電子50EPM7128S杭州康芯電子51iSPLSI3256A杭州康芯電子52杭州康芯電子53杭州康芯電子54杭州康芯電子55杭州康芯電子56杭州康芯電子57杭州康芯電子58杭州康芯電子59杭州康芯電子60杭州康芯電子615、FPGA/CPLD下載方式 CPLDFPGASRAMOTPisp -IN-SYSTEM-PROGRAMMERBAL

18、E1、直接配置（CONFIGUERING）2、ROM3、模擬ROM杭州康芯電子62ISP功能提高設(shè)計和應(yīng)用的靈活性減少對器件的觸摸和損傷不計較器件的封裝形式允許一般的存儲樣機制造方便支持生產(chǎn)和測試流程中的修改允許現(xiàn)場硬件升級迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場重編程修改杭州康芯電子63ALTERA 的 ByteBlaster（MV）下載接口此接口既可作編程下載口，也可作JTAG接口GW48-CK系統(tǒng)使用專用ASIC實現(xiàn)多供應(yīng)商器件兼容的通用FPGA/CPLD編程下載電路模塊杭州康芯電子64FLEX 10K系列器件下載連線圖 注意，不要忘了將 nCE 引腳接 GND此

19、10針標(biāo)準(zhǔn)接口各引腳功能的定義與GW48-CK上的下載接口完全一致杭州康芯電子65四、 EDA工具軟件1、ALTERA： MAX+PLUSII、QUARTUS2、LATTICE： isp EXPERT SYSTEM、 isp Synario Starter ispDesignExpert3、XILINX： FOUNDATION4、FPGA Express、Synplify、Leonardo Spectrum . EDA公司 ： CADENCE、EXEMPLAR、MENTOR GRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.杭州康芯電子66六、VHDL

20、語言初步杭州康芯電子67是什么是VHDL？Very high speed integrated Hardware Description Language (VHDL)是IEEE、工業(yè)標(biāo)準(zhǔn)硬件描述語言用語言的方式而非圖形等方式描述硬件電路容易修改容易保存特別適合于設(shè)計的電路有：復(fù)雜組合邏輯電路，如： 譯碼器、編碼器、加減法器、多路選擇器、地址譯碼器.狀態(tài)機等等.杭州康芯電子68VHDL的功能和標(biāo)準(zhǔn)？ VHDL 描述輸入端口輸出端口電路的行為和功能VHDL有過兩個標(biāo)準(zhǔn)：IEEE Std 1076-1987 (called VHDL 1987)IEEE Std 1076-1993 (called

21、VHDL 1993)杭州康芯電子69Altera VHDL Altera Max+Plus II 支持VHDL 1987 and 1993兩者版本Max+Plus II 只支持上述兩種IEEE standard VHDL語言的可綜合子集VHDLManual杭州康芯電子70關(guān)于VHDL超高速集成電路（VHSIC）硬件描述語言IEEE 標(biāo)準(zhǔn)高級的硬件行為描述語言尤其適合描述大的或者復(fù)雜的設(shè)計可以在文本編輯器中使用“Insert VHDL Template” 功能插入VHDL模板杭州康芯電子71 怎樣使VHDL程序變成實用電路VHDL文本編輯器VHDL綜合器FPGA/CPLD適配器FPGA/CPLD

22、編程下載器FPGA/CPLD器件和電路系統(tǒng)時序與功能仿真器VHDL仿真器ALTERACadenceExemplarSynopsysSynplicityViewlogic.杭州康芯電子72VHDL 設(shè)計流程 ： V-S-F-PVHDLEntryUse any Text Editor to input your designSynthesisUse any VHDL Compiler to convertyour language designto Gate level withoptimization in termof Speed / AreaFittingArchitecture Synth

23、esisTo map the logicto Altera Device Architecturee.g. LUT, Carry/Cascade Chain, EAB.(further logic optimization)Perogr. Down LoadConfigure/Programming the Altera Deviceand do on board debugging,prototyping or production杭州康芯電子73 A、用VHDL設(shè)計一個2選1多路通道C、用VHDL設(shè)計4位加法器D、用VHDL設(shè)計4位計數(shù)器E、用VHDL設(shè)計7段16進(jìn)制譯碼器通過實例學(xué)VHD

24、LB、用VHDL設(shè)計一個D觸發(fā)器STEP BY STEP，III WIN!F、用VHDL設(shè)計狀態(tài)機 杭州康芯電子74A、設(shè)計一個2選1多路通道程序包實體結(jié)構(gòu)體信號傳輸符號杭州康芯電子75 VHDL基本語法小結(jié) 1 庫和程序包： IEEE庫、STD_LOGIC_1164程序包 實體: ENTITY name END ENTITY name; 端口信號模式: IN 、OUT、INOUT、BUFFER 信號數(shù)據(jù)類型，和信號傳輸符號“ = ”： STD_LOGIC、BIT、INTEGER、BOOLEAN . 結(jié)構(gòu)體: ARCHITECTURE name OF entity_name END ARCHI

25、TECTURE; 文件存盤取名: MUX21.VHD 杭州康芯電子76B、用VHDL設(shè)計一個D觸發(fā)器ddf1引進(jìn)內(nèi)部節(jié)點信號進(jìn)程和敏感信號檢測CLK上升沿將數(shù)據(jù)輸出端口順序語句杭州康芯電子77比較用4種不同語句的D觸發(fā)器VHDL程序LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY tdff ISPORT(clk, d: in std_logic; q : out std_logic);END tdff;architecture behaviour OF tdff ISBEGINPROCESSBEGINwait until clk = 1;q = d

26、;END PROCESS;END behaviour;Entity test1 isport (clk, d : in bit; q : out bit);end test1;architecture test1_body of test1 isbeginprocess (clk)begin if (clk = 1) then q = d; end if;end process;end test1_body;LIBRARY IEEE;USE IEEE.std_logic_1164.all;Entity test1 isport (clk, d : in bit; q : out bit);en

27、d test1;architecture test1_body of test1 isbeginprocess (clk,d)begin if rising_edge(clk) then q = d; end if;end process;end test1_body;They are all the sameDFF杭州康芯電子78 VHDL基本語法小結(jié) 2 定義信號 SIGNAL： SIGNAL A1 : STD_LOGIC; 預(yù)定義屬性 EVENT： CLKEVENT PROCESS語句結(jié)構(gòu): 順序語句，行為描述語句 敏感信號表，PROCESS語句特點 IF語句，不完整性IF語句特點 時序

28、電路描述 時鐘上升沿測試語句結(jié)構(gòu): CLKEVENT AND CLK = 1 杭州康芯電子79C、用VHDL設(shè)計4位加法器為什么要用這個程序包？注意標(biāo)準(zhǔn)邏輯位矢量的表達(dá)方式！并行賦值語句杭州康芯電子804位加法器原理圖加數(shù)被加數(shù)低位進(jìn)位和溢出進(jìn)位杭州康芯電子814位加法器級聯(lián)成8位加法器8位被加數(shù)8位加數(shù)進(jìn)位8位和溢出進(jìn)位杭州康芯電子82 VHDL基本語法小結(jié) 3 預(yù)定義運算符加載函數(shù)： STD_LOGIC_UNSIGNED程序包; 標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型: STD_LOGIC_VECTOR( 7 DOWNTO 0) 并置操作符：“ & ” a = 1 0 b(1) e(2) IF a d =

29、 10100011” THEN 并行賦值語句 總線連接的原理圖畫法 杭州康芯電子83D、用VHDL設(shè)計4位計數(shù)器AB01010101取整數(shù)數(shù)據(jù)類型，為什么？整數(shù)取值范圍端口信號模式取BUFFER，為什么？注意整數(shù)和位的不同表達(dá)方式！杭州康芯電子84 定輸出信號數(shù)據(jù)類型為整數(shù)類型： INTEGER，必須定義整數(shù)取值范圍， RANGE 15 DOWNTO 0 VHDL基本語法小結(jié) 4 端口信號模式取緩沖型： BUFFER 整數(shù)和位的表達(dá)方式： 1 + 5 ； 1；“1011” 號加號算術(shù)符的適用范圍： Q = Q + 1 ; 位矢量的表達(dá)：INTEGER、STD_LOGIC_VECTER 杭州康芯

30、電子85修改后的程序運算符加載注意，信號端口模式和數(shù)據(jù)類型的改變！注意，引進(jìn)內(nèi)部信號矢量！杭州康芯電子864位鎖存器組合電路加1器鎖存信號輸出反饋綜合后的計數(shù)器電路RTL圖杭州康芯電子87 4位計數(shù)器設(shè)計小結(jié) 用兩種不同的表達(dá)方式描述同一計數(shù)器 后一種表達(dá)方式更具一般性 計數(shù)器由組合電路模塊和時序電路模塊構(gòu)成： 加1組合電路、鎖存器；計數(shù)時鐘其實是鎖存信號 BUFFER并非是一種特殊的硬件端口結(jié)構(gòu)， 只是一種功能描述。 注意BUFFER與INOUT 不同。杭州康芯電子88E、用VHDL設(shè)計7段16進(jìn)制譯碼器用CASE語句完成真值表的功能向7段數(shù)碼管輸出信號，最高位控制小數(shù)點杭州康芯電子89注意

31、，此語句必須加入4位加法計數(shù)器7段譯碼器8位總線輸出信號輸出杭州康芯電子90 VHDL基本語法小結(jié) 5 定義信號 SIGNAL： SIGNAL A1 : STD_LOGIC; 預(yù)定義屬性 EVENT： CLKEVENT PROCESS語句結(jié)構(gòu): 順序語句，行為描述語句 號敏感信號表，PROCESS語句特點： STD_LOGIC、BIT、INTEGER、BOOLEAN . IF語句，不完整性IF語句特點 時序電路描述 杭州康芯電子91VHDL程序基本結(jié)構(gòu)杭州康芯電子921、用純原理圖方式設(shè)計1位全加器2、用純文本方式設(shè)計4位二進(jìn)制加法計數(shù)器3、用純文本與原理圖混合方式 設(shè)計譯碼顯示計數(shù)器七、上機

32、實習(xí)指導(dǎo)杭州康芯電子93MAX+PLUSII開發(fā)環(huán)境WHAT A BIGAREA！杭州康芯電子94ALTERA EDA工具發(fā)展情況杭州康芯電子95PLD/EDA工具功能發(fā)展情況Performance/Features198519881991FIRST GENERATIONDesign MethodsEquationsSchematicsOperating EnvironmentDOSASCII GraphicsSECOND GENERATIONDesign MethodsSchematicsEquationsAHDLOperating EnvironmentDOSDirect Graphics

33、THIRD GENERATIONDesign MethodsAHDLVHDL, Verilog HDLOperating EnvironmentWindowsUNIXWindows Graphics杭州康芯電子96什么是MAX+PLUS II?一個全面集成的 CPLD 開發(fā)系統(tǒng)提供與器件結(jié)構(gòu)無關(guān)的開發(fā)環(huán)境支持 所有的 Altera產(chǎn)品(所有器件使用一個庫)廣泛滿足設(shè)計需求設(shè)計輸入綜合布局和布線 (裝入)仿真定時分析器件編程提供廣泛的聯(lián)機幫助支持多種平臺 ( PC機和工作站 )支持多種 EDA軟件和標(biāo)準(zhǔn)杭州康芯電子97MAX+PLUS II 能做什么?在一個獨立的環(huán)境下運行設(shè)計輸入設(shè)計編譯 驗證

34、和編程EDIFLPM及其他EDIFVerilogVHDLSDF標(biāo)準(zhǔn) EDA設(shè)計輸入:標(biāo)準(zhǔn)的 EDA設(shè)計驗證方式:CadenceMentor GraphicsLogic ModellingSynopsysViewlogic其他方式CadenceMentor GraphicsOrCADSynopsysViewlogic其他輸入方式MAX+PLUS II 編譯器圖形設(shè)計輸入文本設(shè)計輸入(AHDL, VHDL, Verilog HDL)波形設(shè)計輸入Design Entry分層設(shè)計輸入版圖編輯設(shè)計規(guī)則檢查邏輯綜合裝入器件多多器件劃分自動錯誤定位定時驅(qū)動編譯定時仿真功能仿真多器件仿真定時分析器件編程杭州康

35、芯電子98其他功能與其他 EDA工具良好接口MAX+PLUS IIAltera的門陣列轉(zhuǎn)換工具包Verilog HDL 和VHDL 設(shè)計文件標(biāo)準(zhǔn) EDA仿真器Verilog HDLVHDLEDIFSDF標(biāo)準(zhǔn) EDAHDL文件標(biāo)準(zhǔn) EDA原理圖EDIFLMFTDFMAX系列FLEX系列Classic系列杭州康芯電子99工程設(shè)計的構(gòu)成頂層設(shè)計編譯器可以直接讀取某些頂層設(shè)計EDIF網(wǎng)表文件VHDL網(wǎng)表文件Xilinx網(wǎng)表文件使用圖形編輯器將OrCAD編輯的原理圖保存為.gdf文件子設(shè)計 (下層模塊)EDIF格式、 VHDL文件、 OrCAD原理圖和Xilinx文件創(chuàng)建符號或者嵌入文件在圖形編輯器里嵌

36、入符號或者在文本編輯器里嵌入文件其他的知識產(chǎn)權(quán)文件JEDEC文件、 ABEL文件和 PALASM文件轉(zhuǎn)換工具在 Altera公司的ftp服務(wù)器上杭州康芯電子100編譯器的輸入和輸出文件MAX+PLUS II設(shè)計文件(.gdf, .tdf, .vhd)MAX+PLUS II 編譯器編譯器網(wǎng)表提取模塊 （包含各種網(wǎng)表的閱讀器）功能、定時或鏈接 SNF提取模塊EDIF、 VHDL 和Verilog Netlist生成模塊數(shù)據(jù)庫生成模塊劃分模塊設(shè)計醫(yī)生邏輯綜合模塊裝入模塊裝配模塊第三方 EDA設(shè)計文件(.edf, .sch, .xnf)功能仿真網(wǎng)表文件(.snf)定時仿真網(wǎng)表文件(.snf)編程文件(

37、.pof, .sof, .jed)第三方 EDA仿真和定時文件(.edo, vo, vho, sdo)映射文件(.lmf)指定和配置信息(.acf)杭州康芯電子101設(shè)計輸入總結(jié)設(shè)計文件支持文件MAX+PLUS II圖形編輯器MAX+PLUS II文本編輯器MAX+PLUS II符號編輯器MAX+PLUS II波形編輯器.gdf.tdf.vhd.sch.edf.xnfMAX+PLUS II第三方 EDA工具.sym.inc用戶.wdf.lmf杭州康芯電子102MAX+PLUS II 的操作環(huán)境工具欄提供常用功能的快速啟動狀態(tài)提示條簡要描述被選中的菜單命令和工具欄按鈕“MAX+PLUS II”

38、菜單使你訪問到MAX+PLUS II的所有功能“Help”菜單為你提供聯(lián)機幫助工程路徑和工程名稱杭州康芯電子103應(yīng)用系統(tǒng)投產(chǎn)設(shè)計說明書編譯設(shè)計文件綜合、適配與優(yōu)化定時驗證，時序仿真器件編程應(yīng)用系統(tǒng)硬件測試修改設(shè)計設(shè)計輸入MAX+PLUSII設(shè)計流程杭州康芯電子104設(shè)計輸入多種設(shè)計輸入方法MAX+PLUS II原理圖設(shè)計輸入文本設(shè)計輸入使用 VHDL、AHDL等硬件描述語言第三方 EDA 工具EDIF文件利用開發(fā)工具FPGA-Express，或SYNPLIFY等生成 OrCAD編輯的原理圖，Xilinx公司XNF格式的文件杭州康芯電子105設(shè)計輸入文件MAX+PLUS II的圖形編輯器MAX

39、+PLUS II的文本編輯器MAX+PLUS II的符號編輯器MAX+PLUS II的版圖編輯器頂層文件.gdf頂層設(shè)計文件可以是下列格式： .gdf, .tdf, .vhd, .sch, 和.edf.wdf.vhd.sch.edf.xnf圖形文件波形文件文本文件圖形文件文本文件文本文件從其他 EDA工具輸入OrCADSynopsys,ViewLogic,Mentor Graphics,等廠商的EDIF文件XilinxMAX+PLUS II自身產(chǎn)生VHDL/Verilog波形輸入圖形輸入.tdf文本文件AHDL杭州康芯電子106建立一個新工程每個設(shè)計都都是一個工程，都必須有一個工程名工程名必須

40、與設(shè)計文件名一致（相符）工程名工程路徑杭州康芯電子107杭州康芯電子1081、用純原理圖方式設(shè)計全加器杭州康芯電子109首先建立新目錄！為設(shè)計工程建立一個新的目錄-WORK 庫新建目錄杭州康芯電子110打開原理圖編輯窗選原理圖編輯器杭州康芯電子111用鼠標(biāo)雙擊圖面基本邏輯器件庫，雙擊之二輸入或門杭州康芯電子112用鍵盤打入輸入引腳名，并回車同樣方法引進(jìn)輸出引腳杭州康芯電子113完成半加器原理圖杭州康芯電子114將半加器原理圖存盤文件取名為 adderh.gdf杭州康芯電子115將半加器變成一單一元件，并入庫注意，選此目錄，可將當(dāng)前文件變成原理圖軟件入庫！杭州康芯電子116將當(dāng)前設(shè)計文件設(shè)定為工

41、程文件注意，此路徑的指示文件始終指向當(dāng)前的工程文件！杭州康芯電子117開始編譯/綜合工程文件-半加器消掉此設(shè)置杭州康芯電子118按“START”鍵，開始編譯！杭州康芯電子119為頂層設(shè)計文件-全加器的設(shè)計 另建一原理圖編輯窗杭州康芯電子120雙擊此元件打開原理圖編輯窗設(shè)計全加器原理圖存盤！將當(dāng)前文件設(shè)置成工程文件！杭州康芯電子121編譯/綜合前選定適配元件消去QUARTUS設(shè)置選擇適配器件再選擇適當(dāng)?shù)钠骷韵录僭O(shè)所選的器件是EPF10K10LC84選擇器件系列杭州康芯電子122編譯！杭州康芯電子123選擇波形編輯器仿真測試全加器的邏輯功能建立波形仿真文件輸入測試信號杭州康芯電子124輸入測試

42、信號全加器端口信號按此鍵杭州康芯電子125設(shè)置輸入信號電平，啟動仿真器啟動仿真器杭州康芯電子126時序仿真邏輯測試正確杭州康芯電子127怎樣利用GW48-CK系統(tǒng)測試我的設(shè)計項目呢？在EDA實驗系統(tǒng)上測試設(shè)計的結(jié)果杭州康芯電子128首先選擇測試電路請參閱或杭州康芯電子129選擇電路結(jié)構(gòu)模式5作為全加器的測試電路鍵3定義為：cin鍵2定義為：ain鍵1定義為：bin數(shù)碼管1顯示：sum數(shù)碼管2顯示：cout不妨作如下選擇：杭州康芯電子130輸入cin輸入ain輸入bin按此鍵選擇電路模式NO.5顯示sum顯示cout這里插上的是10K10目標(biāo)板杭州康芯電子131對于10K10器件，確定具體引腳號

43、實驗板上若插有10K10，需選此列對于電路模式5，鍵1對應(yīng)于10K10的第5腳，可輸入bin鍵2則對應(yīng)10K10的第6腳，可輸入ain，依次類推。杭州康芯電子132根據(jù)電路結(jié)構(gòu)模式NO.5查上表，EPF10K10器件對應(yīng)： 加數(shù) ain : PIO1 - IO1 對應(yīng)引腳 - 6被加數(shù) binB : PIO0 - IO0 對應(yīng)引腳 - 5加和 sum : PIO8 - IO8 對應(yīng)引腳 - 17低位進(jìn)位 cin : PIO2 - IO2 對應(yīng)引腳 - 7高位溢出位 cout : PIO9 - IO9 對應(yīng)引腳 - 18杭州康芯電子133編譯后，根據(jù)上表進(jìn)行引腳鎖定對選定器件10K10后，按ST

44、ART，先編譯一次對然后進(jìn)行引腳鎖定杭州康芯電子134根據(jù)電路模式5鎖定器件引腳逐一輸入各信號引腳號按此鍵，確定引腳號杭州康芯電子135雙擊此標(biāo)號觀察適配報告引腳鎖定后，進(jìn)行編譯、綜合和適配雙擊此標(biāo)號啟動編程器適配報告用去兩個邏輯宏單元杭州康芯電子136啟動編程器并設(shè)置下載模式編程窗口被打開接著設(shè)置編程方式選Byteblaster（MV）杭州康芯電子137觀察10K10器件內(nèi)部配置的邏輯單元分布情況打開FloorPlan Editor窗口選Full Srreen窗口選LAB View選Last項全加器使用的兩個LE單元杭州康芯電子138向EPF10K10下載成功！OK！杭州康芯電子139下載后

45、，根據(jù)全加器的真值表測試設(shè)計電路的正確性杭州康芯電子140輸入bin=0輸入bin=1輸入cin=0輸出sum=1cout=0選擇模式5杭州康芯電子141bin=1ain=1cin=0sum=0cout=1，有進(jìn)位 杭州康芯電子142bin=1ain=1cin=1sum=1cout=1杭州康芯電子143杭州康芯電子144電源開關(guān)和電源插口25芯下載接口模擬信號輸入輸出口PS/2接口RS232串行接口杭州康芯電子14525芯編程線與PC機的并行口相接插上電源杭州康芯電子146將編程下載線與PC機的打印機口相接杭州康芯電子147適配板目標(biāo)芯片注意時鐘頻率選擇電路結(jié)構(gòu)模式NO.1編程下載ASIC外部

46、時鐘信號選擇區(qū)接向目標(biāo)器件的時鐘信號CLOCK1通過短路帽，CLOCK0上可選的時鐘頻率有14種：1Hz-50MHz注意，PCB板面抗高頻干擾的細(xì)密柵孔鋪層！杭州康芯電子148實驗板上時鐘信號 CLOKX 對應(yīng)目標(biāo)芯片的引腳號CLOK0的時鐘信號進(jìn)入10K10的第2腳杭州康芯電子149選擇電路結(jié)構(gòu)模式no.3電路結(jié)構(gòu)模式選擇鍵目標(biāo)芯片芯核電壓2.5V或1.8V選擇帽硬件升級預(yù)留座硬件升級預(yù)留座目標(biāo)芯片芯核電壓5V或3.3V選擇帽控制A/D、D/A輸入輸出插座A/D測試信號電位器杭州康芯電子150低壓器件下載編程口5V器件下載編程口適配板下的智能控制電路可以將適配板從主板插座上拔下單片機接口控制

47、插座。注意，平時必須將兩短路帽都插在左邊！VGA接口杭州康芯電子151杭州康芯電子1522、用純文本方式設(shè)計4位二進(jìn)制加法計數(shù)器杭州康芯電子153開始！另建自己的工作目錄杭州康芯電子154使用MAX+PLUSII中的文本編輯器使用文本編輯器，編輯VHDL程序Max+Plus II 提供文本編輯器，使用方法如下鼠標(biāo)點擊FILE和“New”選擇文本編輯項杭州康芯電子155打開文本編輯器，輸入VHDL程序，并存盤注意，存盤的文件名必須與程序的實體名一致取名并存盤杭州康芯電子156文件語法檢查、將其變成元件入庫，并設(shè)其為工程文件注意，此工程路徑已經(jīng)指向本項設(shè)計文件！即已指定cnt4.vhd為工程文件，

48、即頂層文件杭州康芯電子157用鼠標(biāo)選擇一個版本編譯前，選擇VHDL 的IEEE標(biāo)準(zhǔn)版本杭州康芯電子158語法錯誤定位缺分號?杭州康芯電子159改錯后準(zhǔn)備編譯杭州康芯電子160選定器件，并編譯選器件系列：FLEX10K消去勾選EPF10K10LC84-4杭州康芯電子161仿真選波形編輯器杭州康芯電子162編輯波形文件按此鍵，確定觀察信號杭州康芯電子163設(shè)定仿真波形參數(shù)設(shè)定時鐘周期設(shè)定仿真測試周期杭州康芯電子164加入時鐘信號鼠標(biāo)單擊這里杭州康芯電子165波形文件存盤，啟動波形仿真器啟動波形仿真器杭州康芯電子166按“START”啟動仿真杭州康芯電子167顯示仿真結(jié)果，啟動時序分析器延時9.6n

49、s啟動時序分析器杭州康芯電子168測試最高時鐘頻率點擊這里最高頻率125MHz杭州康芯電子169引腳鎖定杭州康芯電子170選定電路結(jié)構(gòu)圖3計數(shù)器的時鐘信號由此鍵輸入計數(shù)器的計數(shù)值由此數(shù)碼管顯示杭州康芯電子17110K10由結(jié)構(gòu)圖3查表確定對應(yīng)的芯片引腳時鐘輸入第5腳，對應(yīng)PIO0PIO16-19杭州康芯電子172查表，EPF10K10器件對應(yīng)： 時鐘 clk：PIO0 - IO0 對應(yīng)引腳 - 5計數(shù)輸出 q3.q0 : PIO19.PIO16 - IO19.IO16 對應(yīng)引腳 - 30、29、 28、27杭州康芯電子173鎖定引腳杭州康芯電子174編譯和下載ITS OK!杭州康芯電子175計

50、數(shù)器的時鐘信號由此鍵輸入計數(shù)器的計數(shù)值由此數(shù)碼管顯示選模式3杭州康芯電子176按鍵一次計數(shù)加1杭州康芯電子177 將時鐘信號由鍵輸入換成由CLOCK0輸入換一種方式輸入時鐘信號：杭州康芯電子178換接自動時鐘信號CLOK0第2腳杭州康芯電子179更換CLK引腳上的外接信號=Perfect Engineer杭州康芯電子180計數(shù)器的時鐘信號由CLOCK0輸入：4Hz計數(shù)值顯示杭州康芯電子1813、用純文本與原理圖混合方式設(shè)計譯碼顯示計數(shù)器 PLEASE STOP！I MAKE IT!I CAN DO IT WELLMYSELF！杭州康芯電子1821、以4位加法器為例，介紹另一種引腳鎖定方法九、引腳鎖定和優(yōu)化控制方法介紹2、以8位加法計數(shù)器為例，介紹優(yōu)化控制方法杭州康芯電子1831、以4位加法器為例， 介紹另一種引腳鎖定方法杭州康芯電子1844位加法器： ADD4.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;