1、基于FPGA的數字式集成運放參數測試儀 基于FPGA的數字式集成運放參數測試儀PAGE - 26 -PAGE I基于(jy)FPGA的模擬信號檢測處理系統設計(shj)與仿真摘 要：本次課題是基于FPGA設計。實際上仍然采用VHDL語言編寫源程序，并且通過Max+Plus 10.0進行編譯、仿真(fn zhn)和下載實現其功能。模擬信號檢測處理系統大致結構可以分為七個主要部分，即：8位二進制循環加法計數器、數據鎖存器、數據處理模塊、片選信號模塊、進制轉換模塊、小數點控制模塊和七段譯碼顯示模塊等。另外，在進行數據比較時上升沿和下降沿都會有毛刺出現，所以在CPLD的輸入管腳出添加了消抖動模塊。整體

2、上看來，模塊間的布局與功能銜接都是非常重要的。模擬信號的檢測及處理可以在數字電子的基礎上實現。本次課題把它納入計算機編程行列。理論的軟件仿真可以通過，這樣就利用FPGA建模系統可以大大簡化操作流程，減少器材用量，并且還可以把這一功能用集成芯片的方式構造，最后使其運作成本降低，攜帶十分方便。最關鍵部位采用FPGA可編程器件，借助于大規模集成的FPGA和高效的設計軟件。通過直接對芯片結構的設計能夠實現模擬信號檢測處理的功能。這個檢測系統完全采用數字化的測量，采用VHDL硬件描述語言，以FPGA器件作為控制的核心，使整個系統顯得精簡，能達到所要求的技術指標。相比較其他傳統的檢測系統具有靈活的現場更改

3、性，還有處理速度快，實時性好、精確可靠、抗干擾性強等優點。關鍵詞：FPGA、CPLD、VHDL；數模（DA）轉換、8位加法計數、數據鎖存、數據處理、七段譯碼顯示； The design of the simulated signal detection processing system and emulates based on FPGA Abstract: Program is designed based on FPGA. Actually, still compile source program with VHDL language, and through Max + Plus10

4、.0 compile, emulate and download realization its function. Imitate signal detection processing system approximately structure can divide into 7 major parts：the 8 circulating addition counter and data lock of binary system store ware and data handling modular and flat choose signal modular , enter sy

5、stem conversion modular and the control modular of radix point with 7 decode to show modular. Additionally, when carrying out data to compare go up along with drop along metropolis have the burr that appears , so in the input pin of CPLD have added to eliminate shake modular. On whole, seem that it

6、is very important that function and the layout between modular join. Handling and the detection of simulated signal can realize on the foundation of digital electron. Program fits it into computer programming ranks. Theoretical software emulation can pass , so build mould system using FPGA can simpl

7、ify operating process greatly, reduce equipment to use quantity , and can still construct this function with the way of integrated chip, make its running cost reduce finally, it is very convenient to carry. The most crucial position adopts FPGA but programming device, have the aid of in the design s

8、oftware of efficiency and FPGA of large scale integration. Through directly realizing simulated signal for the design of chip structure the function of detection handling. This measure of testing system that adopts digitlization completely describes language with VHDL hardware, so as FPGA device is

9、the core of control, makes entire system look to retrench , can reach the technical index that will be beged. The testing system that compares with more other traditions has the flexible change on-the-spot, still have handling speed rapid, real time the good, accurately reliable strong etc. advantag

10、e of interference rejection. Keywords: FPGA CPLD VHDL; Digital-to-analogue ( D A ) change , 8 additions count , data handling , 7 decode to show; XXXXXXXXXXX設計（課題名稱）基于FPGA的模擬信號檢測處理系統設計與仿真PAGE PAGE 37 第1章 緒論(xln)1.1 序言(xyn)隨著科學技術的進步，電子器件和電子系統設計方法日新月異，電子設計自動化（Electronics Design Automation，EDA）技術正是適應了現

11、代電子產品設計的要求，吸收了多學科最新成果而形成的一門新技術。隨著基于FPGA的EDA技術的發展和應用領域的擴大與深入，EDA技術在電子信息、通信、自動控制及計算機應用等領域的重要性日益突出。為保證電子產品設計的速度和質量，適應“第一時間推出產品”的設計要求，EDA技術已成為不可缺少的一項先進技術和重要工具。我們這次研究設計的“基于FPGA的模擬信號檢測處理系統”就是運用可編程邏輯器件為主系統芯片，用VHDL對其進行設計開發，系統完全依靠于數字化的檢測，采用VHDL硬件描述語言，以FPGA器件作為控制的核心，使整個系統顯得尤為精簡，能達到所要求的技術指標，具有靈活的現場(xinchng)更改性

12、，還有處理速度快，實時性好、可靠、抗干擾性強等優點。當今電子系統數字化已成為有目共睹的趨勢。從傳統的應用中小規模芯片構成電路系統到廣泛地應用單片機,直至今天FPGA/CPLD在系統設計中的應用,電子設計技術已邁入了一個全新的階段。FPGA/CPLD不僅具有容量大、邏輯功能強的特點,而且兼有高速、高可靠性。同時使得硬件的設計可以如軟件設計一樣方便快捷,使電子設計的技術操作和系統構成在整體上發生了質的飛躍。采用FPGA/CPLD可編程器件,可利用計算機軟件的方式對目標器件進行設計,而以硬件的形式實現既定的系統功能。在設計過程中,可根據需要隨時改變器件的內部邏輯功能和管腳的信號方式,借助于大規模集成

13、的FPGA/CPLD和高效的設計軟件,用戶不僅可通過直接對芯片結構的設計實行多種數字邏輯系統功能,而且由于管腳定義的靈活性,大大減輕了電路圖設計和電路板設計的工作量及難度,同時,這種基于可編程芯片的設計大大減少了系統芯片的數量,縮小了系統的體積,提高了系統的可靠性。1.2 課題發展現狀和前景展望模擬信號的檢測及處理可以在數字電子的基礎上實現。本次課題把它納入計算機編程行列。理論的軟件仿真可以通過，就這樣利用FPGA建模系統可以大大簡化操作流程，減少器材用量，并且還可以把這一功能用集成芯片的方式構造。使其運作成本降低，攜帶十分方便。最關鍵部位采用FPGA可編程器件，借助于大規模集成的FPGA和高

14、效的設計軟件，通過直接對芯片結構的設計能夠實現模擬信號檢測處理的功能。這個檢測系統完全采用數字化的測量，采用VHDL硬件描述語言，以FPGA器件作為控制的核心，使整個系統顯得精簡，能達到所要求的技術指標，相比較其他傳統的檢測系統具有靈活的現場更改性，還有處理速度快，實時性好、精確可靠、抗干擾性強等優點。可以讓使用該系統的人快速而準確的得到所需參數并且處理，讓電子產品的研究設計周期縮短，電子設備的維護速度提高。通過畢業設計課題還可進一步懂得模擬檢測、可編程器件的結構、功能特點，對其測試方法有進一步的認識，對使用可用編程器件設計的思路和其使用方法有更深刻的理解。本系統(xtng)中的外圍電路設計相

15、對簡單、可靠，且鑒于FPGA和VHDL語言自身的特點，系統具有較好的擴展性，在檢測具有一定的通用性。系統主要包括：8位二進制循環加法計數器、數據(shj)鎖存器、數據處理模塊、片選信號模塊、二進制轉換模塊、小數點控制模塊和七段譯碼顯示模塊等幾部分(b fen)。近年來隨著科學技術的快速發展及集成電路的大量生產和應用，模擬檢測系統作為一種功能性很強的工具在自動控制系統、測量儀表及其它電力電子設備中得到越來越廣泛的應用，已廣泛深入到電子系統設計應用的各個領域。特別是它在檢測技術中的應用，使電子測量技術進入了高靈敏度時代。相比之下，反映該系統自身質量參數的測試手段卻遠遠沒有跟上。在實際的設計生產中，

16、從事科研、高精度檢測、精密處理等的工程技術人員以及使用模擬系統做電子系統的設計、測試人員都迫切希望能在工作中快速得到所需要的精確的參數便于分析處理。這就要求對常用重要參數達到快速準確的測試。以前簡單廉價的測試方法多采用直接測量或者間接測量,如果采用前者傳統模擬器件系統測量，雖然系統成本較低，但是檢測參數的精度不高，只能用作初步測量或者實驗教學；后者檢測精度比較高,但是使用這檢測方式，測試系統都需要自己搭建,而且需要針對不同的參數改變電路。現在即使有一些臺式的模擬信號測試儀器,也需要大量的手動操作,參數測試速度慢,越來越難以滿足電子系統和設備的實驗、設計、生產、維護中對檢測儀表的需要。目前模擬系

17、統檢測參數快速測試水平還不夠完善，很多現有小型測試系統大部分是手動或者半自動的，測試速度慢，操作比較麻煩，自動化程度不夠高。電子技術的發展特別是芯片技術、EDA技術的日趨進步和完善，推動了數字系統設計的迅猛發展。用大規模集成件芯片設計的系統體積小，質量輕、功耗低，可靠性高，系統成本低。EDA技術給電子設計帶來了巨大變革，尤其是硬件描述語言的出現和發展，解決了傳統用電路原理圖設計大系統工程時的諸多不便，成為電子電路設計人員的最得力助手。這就為信號檢測的研制指出了新的方向。使用FPGA器件設計模擬信號檢測處理系統，依靠于數字化的測量，采用VHDL硬件描述語言，以FPGA器件作為控制的核心，使整個系

18、統顯得精簡，不但能達到所要求的技術指標，還具有靈活的現場更改性，還有處理速度快，實時性好、可靠、抗干擾性強等優點。我們這次研究設計的“基于FPGA的模擬信號檢測處理系統”就是運用可編程邏輯器件為主系統芯片，用VHDL對其進行設計開發，設計并制作一個能檢測模擬信號并且做簡單數據處理最后數碼顯示的系統。課題所研究的技術具有良好的發展前景。1.3 數字檢測系統(xtng)的設計方法1.3.1 數字系統的傳統(chuntng)設計方法從概念上講,凡是利用數字技術處理和傳輸信息的電子系統都可以稱為數字系統。像其他電子系統一樣，數字系統往往是采用傳統的搭積木式的方法進行設計,在處理信號上面幾乎都是AD轉換

19、或者DA轉換。通過由器件搭成的電路板,由電路板搭成電子系統。數字系統最初的“積木塊”是固定功能的標準集成電路。用戶只能根據需要選擇合適的器件，并按照器件推薦的電路搭成系統。在設計時，設計者幾乎沒有靈活性可言，搭成的系統所需的芯片(xn pin)種類多且數目大，故所需的市場成本自然就高了很多。1.3.2 基于芯片的設計方法利用EDA工具，采用可編程器件，通過設計芯片來實現系統功能，這種方法稱為基于芯片的設計方法。新的設計方法能夠由設計者定義器件的內部邏輯和管腳，將原來由電路板設計完成的大部分工作放在芯片的設計中進行。同時，基于芯片的設計可以減少芯片的數量，縮小系統體積，降低系統能耗，提高系統的性

20、能和可靠性。可編程邏輯器件和EDA技術給今天的硬件系統設計者提供了強有力的工具，使得電子系統的設計 方法發生了質的變化。傳統的“固定功能集成塊連線”的設計方法正逐步推出歷史舞臺，而基于芯片的設計方法正在成為現代電子系統設計的主流。可以說，當今的數字系統設計已經離不開可編程邏輯器件和EDA工具。本次課題是基于FPGA設計，實際上仍然采用VHDL語言編寫源程序，并且通過Max+Plus10.0進行編譯、仿真和下載實現其功能。模擬信號檢測處理系統大致結構可以分為七個主要部分，即：8位二進制循環加法計數器、數據鎖存器、數據處理模塊、片選信號模塊、進制轉換模塊、小數點控制模塊和七段譯碼顯示模塊等。另外，

21、在進行數據比較時上升沿和下降沿都會有毛刺出現，所以在CPLD的輸入管腳出添加了消抖動模塊。整體上看來，模塊間的布局與功能銜接都是非常重要的。1.3.3 運用可編程器件的設計(shj)步驟FPGA的設計步驟大致分為：設計輸入(shr)、設計編譯、設計仿真、設計下載。設計(shj)輸入：采用VHDL硬件描述語言進行編輯，這種編輯方式主要在于函數庫引入聲明、腳位聲明、邏輯功能的描述。設計編譯：將電路設計文件轉換成可燒寫用的輸出文件，所有寫出的程序都必須經過編譯后才可以進行時序分析、仿真與燒寫。設計仿真：測試顯現出所設計電路的邏輯與時序，驗證電路的正確性。設計下載：將電路設計文件轉換后的輸出文件，燒寫

22、轉換成位流文件(FPGA)的編譯的過程。在該過程中,編譯軟件自動地對設計文件進行綜合、優化,并針對所選中的器件進行映射、布局、布線,產生相應的位流數據文件。注：以上各步驟都在MAX+PLUS 10.0環境下實現。解決措施：當程序在具體調試時，會出現語法意義、邏輯沖突和調用庫函數等一系列錯誤，這些都將導致運行的失敗。所以應當仔細解讀錯誤提示逐一改正后才能進行波形仿真。理論測試通過后的硬件下載主要是針對部分不明故障的排除，管腳的鎖定、引線的接觸等情況時有發生。總之，今后在研究工程中要運用合理的技術，用最簡單的方法實現設計所需要的功能。1.4 VHDL設計技術簡介EDA的關鍵技術之一是要求用行為抽象

23、化方法來描述數字系統的硬件電路,即硬件描述語言(HDL)描述方式。所以采用硬件描述語言及相關的編輯、綜合和仿真等技術是當今EDA領域發展的又一重要特征。在硬件描述語言幾十年的發展歷程中,出現了百余種HDL。除常見的ABEL_HDL、Verilog_HDL、VHDL等之外,其余絕大多數是各公司的專有產品。超高速集成電路硬件描述語言VHDL VHSIC (Very High Speed Integrated Circuit )Hardware Discription Language作為IEEE_1076標準所規范的硬件描述語言,得到了眾多EDA公司和集成電路廠商的支持與認同，已經成為現代電子設計

24、領域的通用描述語言和主要設計手段。（1）VHDL主要用于描述數字系統的結構、行為、功能和接口，尤其是其強大的行為描述能力(nngl)和語言結構，只需直接面對對象進行系統級的邏輯行為描述，從而避開了具體的器件結構來進行系統設計。（2）VHDL的設計(shj)文件可以被不同EDA工具和各類CPLD器件所支持，并創建為階層式設計模塊綜合到CPLD/FPGA器件中，使之以最快的速度上市并自然地轉換為ASIC設計。因VHDL這種與硬件電路和器件系列(CPLD/FPGA)的極小相關性以及其簡潔明確的語言結構和便于修改和共享等特點，使得VHDL在電子設計和EDA領域具有更好的通用性和更寬廣的適用面。（3）V

25、HDL源程序為主要設計文件時，其閱讀方便、可繼承性好、資料量又小的優勢也是主要文件為電原理圖的傳統設計方式所無法比擬的。可以預言，今后VHDL設計技術將承擔起幾乎全部的數字系統(xtng)設計任務。1.5 現場可編程門陣列(FPGA)FPGA是英文Field Programmable Gate Array的縮寫，即現場可編程門陣列，綜是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，即解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）

26、這樣一個新概念，內部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內部連線（Interconnect）三個部分。FPGA的基本特點主要有：1）采用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內部有豐富的觸發器和IO引腳。4）FPGA是ASIC電路中設計周期最短、開發費用最低、風險最小的器件之一。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。可以說，FPGA芯片是小批量系統提高系統集成

27、度、可靠性的最佳選擇之一。FPGA是由存放在片內RAM中的程序來設置其工作狀態的，因此，工作時需要對片內的RAM進行編程。用戶可以根據不同的配置模式，采用不同的編程方式。加電時，FPGA芯片將EPROM中數據讀入片內編程RAM中，配置完成后，FPGA進入工作狀態。掉電后，FPGA恢復成白片，內部邏輯關系消失，因此，FPGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片FPGA，不同的編程數據，可以產生不同的電路功能。因此，FPGA的使用非常靈活。1.5.1 FPGA的分類(fn

28、li)FPGA的發展非常(fichng)迅速，形成了各種不同的結構。不同廠家、不同型號的FPGA其結構有各自的特色，但就其基本結構來分析，大致有以下幾種分類方法:1、按邏輯功能塊的大小(dxio)分類可編程邏輯塊是FPGA的基本邏輯構造單元。按照邏輯功能塊的大小不同，可將FPGA分為細粒度結構和粗粒度結構兩類:細粒度FPGA的邏輯功能塊一般較小，其優點是功能塊的資源可以完全利用，缺點是完成復雜的邏輯功能需要大量的連線和開關，因而速度慢;粗粒度FPGA的邏輯功能塊規模大，功能強，完成復雜邏輯只需較少的功能塊和內部連線，因而能獲得較好的性能，缺點是功能塊的資源有時不能充分被利用。2、按互連結構分類

29、根據 FPGA內部的連線結構不同，可將其分為分段互連型和連續互連型兩類。分段互連型FPGA中有不同長度的多種金屬線，各金屬線段之間通過開關矩陣或反熔絲編程連接。這種連線結構走線靈活，但在設計完成前無法預測，設計修改將引起延時性能發生變化。連續互連型FPGA是利用相同長度的金屬線貫穿于整個芯片來實現邏輯功能塊之間的互連，這種連線結構的布線延時是固定和可預測的。3、按編程特性分類根據采用的開關元件的不同，FPGA可分為一次編程型和可重復編程型兩類。一次編程型FPGA采用反熔絲開關元件，具有體積小，集成度高，互連線特性阻抗低，寄生電容小及可獲得較高的速度等優點，但他只能一次編程，一旦將設計數據寫入芯

30、片后，就不能再修改設計，因此適和定型生產及大批量生產。可重復編程FPGA采用SRAM開關元件或快閃EPROM控制的開關元件，每次重新加電。每次重新加電，FPGA都要重新裝入配置數據。其突出優點就是可反復編程，系統上電時，給FPGA加載不同的配置數據，即可令其完成不同的硬件功能。這種配置的改變甚至可以在系統的運行中進行，實現系統功能的動態重構。1.5.2 FPGA的基本結構FPGA的基本結構通常包含三類可編程資源：可編程邏輯功能塊（CLB）、可編程輸入輸出塊和可編程互連。可編程邏輯功能塊（CLB）是實現用戶功能的基本單元，它們通常規則地排成一個陣列，散布于整個芯片；可編程輸入輸出塊完成(wn c

31、hng)芯片上邏輯于外部封裝腿的接口，常圍繞著陣列排列于芯片四周；可編程內部互連包括各種長度的連接線段和一些可編程連接開關，它們將各個可編程邏輯塊或輸入輸出塊連接起來，構成特定功能的電路。1、可編程邏輯(lu j)塊(CLB)CLB是FPGA的主要組成部分，是實現邏輯功能的基本單元。它主要由邏輯函數發生器、觸發器、數據選擇器等電路組成。CLB中有許多(xdu)不同規格的數據選擇器，分別用來選擇觸發器激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這些數據選擇器的地址控制信號均由編程信息提供，從而實現所需的電路結構。CLB中的邏輯函數發生器均為查找表結構，其工作原理類似于ROM.2、輸入/

32、輸出模塊(IOB)IOB提供了器件引腳和內部邏輯功能陣列之間的連接。它主要由輸入觸發器、輸入緩沖器和輸出觸發/鎖存器、輸出緩沖器組成，每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。3、可編程互連資源(IR)可編程互連資源可以將FPGA內部的CLB和CLB之間、CLB和IOB之間連接起來，構成各種具有復雜功能的系統。IR主要由許多金屬線段構成，這些金屬線段帶有可編程開關，通過自動布線實現各種電路的連接。1.6 選擇FPGA芯片隨著可編程邏輯器件應用的日益廣泛，許多IC制造廠家涉足CPLD/FPGA領域.目前世界上有幾十家生產CPLD/FPGA的公司，這里介紹下Altera.

33、Xilinx和Actel公司產品的特征。Altera公司自從事FPGA的開發研制以來，不斷的進行技術創新，研制開發新產品。該公司的基于CMOS的現場可編程邏輯器件同樣具有高速、高密度、低功耗的特點。近期，Altera公司主要有四個品種系列：膠合（glue）邏輯類的MAX，低價位的ACEX系列、高速FLEX系列、高密度的APEX系列。 Altera公司針對通信市場推出的新型低成本器件-ACEX系列（以前的名稱是ACE）。該系列的主要特點為：密度范圍從1萬到10萬門（56,000到257,000系統門）；配備鎖相環（PLL），與64位、66MHZ的PCI兼容；產品系列從原1.8v擴展至2.5v；提

34、供系統速度超過115MHZ的高性能。 Altera公司還對FPGA的結構進行優化，提供更多的嵌入式RAM。新近推出的FLEX 10KE系列器件是以前的FLEX 10K系列器件的增強型，該系列在結構上采用了與FLEX 10K系列相同的邏輯塊，但片內嵌入式RAM是FLEX 10K系列的兩倍，而且增加了一個雙端口RAM，這對通信應用來說是一個重要的優勢所在。Altera公司預計該系列器件可用于66MHZ的工作頻率，密度范圍為3萬25萬門，能夠用于66MHZ的PCI和通信應用。 Altera公司的高密度APEX 20KE系列器件，其主要特點是：真正實現了的低壓差信號（low-voltage diffe

35、rential signaling, LVDS）通道，并提供840兆比特的數據傳輸率。在APEX 20KE系列中的鎖相環（PLL）可以提供多種LVDS。設計者可以在1，4，7和8數據傳輸模式中實現LVDS I/O標準。 另一方面，隨著現場可編程邏輯器件越來越高的集成度，加上對不斷出現的I/O標準、嵌入功能、高級時鐘管理的支持，使得設計人員開始利用現場可編程邏輯器件來進行系統級的片上設計。Altera公司目前正積極倡導SOPC（System on a Progrmmable Chip，系統可編程芯片）。Actel公司一直是世界反熔絲技術FPGA的領先(ln xin)供應商，主要有兩大系列的反熔絲

36、FPGA產品-SX-A 系列和MX高速系列。 SX-A系列FPGA的主要特點是功耗低、在接上了所有內部寄存器之后(zhhu)，200MHZ運行時的功耗不到1w，而且價格也較為低廉、并擁有良好的性能。SX-A（0.22/0.25um）和SX (0.35um) FPGA系列可以提供12,000到108,000個可用門；64-bit，66MHZ的PCI；330MHZ的內部時鐘頻率，4ns的時鐘延遲，它的輸入設置時間小于0.6ns，不需要逐步鎖定的循環指令；可提供2.5v，3.3v和5v的電壓。這就使FPGA能夠具有一些以前無法實現的功能，使設計者能夠把多個高性能的CPLD壓縮到一片FPGA中，大大降

37、低了功耗，節省了電路板空間，減少了費用。1.7 FPGA的應用(yngyng)FPGA的電路設計是通過FPGA開發系統實現。用戶無需了解FPGA，的內部構造和工作原理，只要在計算機上輸入電路原理圖或硬件描述語言，FPGA開發系統就能自動進行模擬、驗證、分割、布局和布線，最后實現FPGA的內部配置。FPGA的設計流程如圖1.1所示：圖1.1 FPGA設計(shj)流程圖為了方便設計，FPGA開發系統提供了豐富的單元庫和宏單元庫，例如(lr):基本邏輯單元庫、74系列宏單元庫、CMOs宏單元庫等，并且還提供了基本器件系列中沒有的單元，如64位全加器等。用戶可以任意選用任何庫中的任意單元去實現所需的

38、邏輯功能。由于FPGA是一種大規模集成電路，集成度高，容量大，它可以將許多邏輯單元連結起來，在一片FPGA上實現復雜的邏輯功能，用一個單芯片實現一個系統。通過以上的介紹可以看出，FPGA借助軟件開發系統，實現了硬件設計的軟件化，無需選購器件，無需組裝系統，自動模擬代替了復雜的調試，全部操作都在計算機上進行，以一塊芯片實現一個(y )系統，它的設計簡單，開發周期短，設計可靠性高。1.8 課題主要研究內容和工作概述前面已經說明了本課題研究的系統的優點。本課題所研究設計的模擬信號檢測處理系統是利用可編程邏輯器件為主系統芯片，用VHDL對其進行設計開發，設計并制作一個能測試通用型模擬信號并做簡單處理的

39、測量系統，這個系統可以完成以下功能：（1）基于CPLD的8位二進制循環加法計數值D0D7，它們與數模（D/A）轉換芯片DAC0832的數據端相連，使其05V的斜坡電壓。（2）可變電阻器模擬05V的模擬量輸入值，這個值被接入另一個運放的反向輸入端。而D/A轉換的05V的電壓量被接入運放的同向輸入端，比較器運放的輸出端接CPLD的輸入管腳。（3）要把電壓值用數碼管顯示出來，還需要對數據進行處理。整個設計期間要求完成如下任務：確定總體設計方案；CPLD開發技術與VHDL設計編程概述；用VHDL語言完成以上參數(cnsh)測量并顯示的各種算法程序設計；輔助電路設計；完成外圍硬件系統設計與制作；各單元模

40、塊的設計與仿真；聯機統調，完成硬件下載調試。在課題設計包括(boku)了硬件和軟件方面的設計，設計實現過程中主要用到的儀器有EDA實驗箱、電腦等相應的開發設備和MAX+plus10.0等相應的開發仿真軟件。第2章 系統(xtng)硬件電路設計2.1 設計任務和要求2.1.1 設計任務本課題要求利用可編程邏輯器件為主系統芯片，用VHDL對其進行設計開發，設計并制作一個能測試通用型模擬信號的基本參數的測量系統。模擬信號檢測處理系統設計框圖如圖2.1所示。 圖2.1 模擬信號檢測處理(chl)系統原理框圖2.1.2 設計(shj)要求（1）課題設計任務要求設計的系統可以測量模擬(mn)電壓值。（2）

41、測量數據通過顯示設備顯示。（3）完成CPLD開發技術與VHDL設計編程概述；用VHDL完成以上電壓值檢測并顯示的各種算法程序設計。（4）完成外圍硬件系統設計與制作。2.2 硬件功能模塊電路2.2.1 主控芯片部分根據課題的要求，控制單元主要用于對電路采集轉換后的測量結果進行運算，處理并控制顯示器顯示輸出。因為課題任務對主控制單元的芯片作了要求，由此我們在對主控單元芯片的選擇上沒有什么大的異議，根據實際條件選擇了ALTERA公司的FLEX系列器件EPF30TC144-3芯片作為主控單元芯片。圖2.2 EPF30TC144-3芯片(xn pin)示意圖本設計采用(ciyng)ALTERA公司的FL

42、EX系列器件EPF30TC144-3芯片(xn pin)作為主控制器，如上圖2.2所示，主要完成以下操作：（1）控制電路切換，構成各參數檢測所要求的環路。（2）控制測試電路采鎖存檢測結果，進行數據處理。（3）控制顯示器，顯示并輸出測檢測結果。2.2.2 數模/模數轉換數模轉換器是將數字信號轉換為模擬信號的系統，一般用低通濾波即可以實現。數字信號先進行解碼，即把數字碼轉換成與之對應的電平，形成階梯狀信號，然后進行低通濾波。實現該功能的電路或器件稱為數模轉換電路，通常稱為D/A轉換器或DAC(Digital Analog Converter)。我們知道數分可為有權數和無權數，所謂有權數就是其每一位

43、的數碼有一個系數，如十進制數的45中的4表示為410，而5為51，即4的系數為10，而5的系數為1，數模轉換從某種意義上講就是把二進制的數轉換為十進制的數。最原始的DAC電路由以下幾部分構成：參考電壓源、求和運算放大器、權產生電路網絡、寄存器和時鐘基準產生電路，寄存器的作用是將輸入的數字信號寄存在其輸出端，當其進行轉換時輸入的電壓變化不會引其輸出的不穩定。時鐘基準產生電路主要對應參考電壓源，它保證輸入數字信號的相位特性在轉換過程中不會混亂，時鐘基準的抖晃（jitter)會制造高頻噪音。模數轉換的原理是數模轉換原理的逆過程，所以模數轉換器是將模擬信號轉換成數字信號的系統，是一個濾波、采樣保持和編

44、碼的過程。模擬信號經帶限濾波，采樣保持電路，變為階梯形狀信號，然后通過編碼器，使得階梯狀信號中的各個電平變為二進制碼。通常的模數轉換器是將一個輸入電壓信號轉換為一個輸出的數字信號。由于數字信號本身不具有實際意義，僅僅表示一個相對大小。故任何一個模數轉換器都需要一個參考模擬量作為(zuwi)轉換的標準，比較常見的參考標準為最大的可轉換信號大小。而輸出的數字量則表示輸入信號相對于參考信號的大小。D/A轉換器根據工作原理基本上可分為二進制權電阻網絡D/A轉換器和T型電阻網絡D/A轉換器兩大類。由于T型電阻網絡D/A轉換器只要求兩種阻值的電阻，因此最適合于集成工藝，集成D/A轉換器普遍采用這種電路結構

45、。模數轉換器最重要的參數是轉換的精度(jn d)，通常用輸出的數字信號的位數的多少表示。轉換器能夠準確輸出的數字信號的位數越多，表示轉換器能夠分辨輸入信號的能力越強，轉換器的性能也就越好。本次設計中數模轉換要求采用DAC0832芯片實現。8位并行、中速(建立時間1us)、電流型。當要求多個模擬量同時輸出時，可采用雙重緩沖方式，可根據需要系統處理的就一組數據D7D0，所以就采用單緩沖工作方式：一個寄存器工作于直通狀態，另一個工作于受控鎖存器狀態。此時只需一次寫操作，就開始轉換，可以(ky)提高D/A的數據吞吐量。DAC0832數模轉換參數功能簡介如圖2.3所示： 圖2.3 DAC0832內部管腳

46、圖各引腳功能描述如下：Vcc 芯片電源電壓, +5V+15VVREF 參考電壓, -10V+10V RFB 反饋電阻(dinz)引出端, 此端可接運算放大器輸出端AGND 模擬信號地DGND 數字信號地DI7DI0 數字(shz)量輸入信號（其中：DI0為最低位，DI7為最高位）ILE 輸入(shr)鎖存允許信號, 高電平有效CS 片選信號, 低電平有效WR1 寫信號1，低電平有效當ILE、CS、WR1同時有效時, LE=1，輸入寄存器的輸出隨輸入而變化；WR1上升沿時，LE=0，將輸入數據鎖存到輸入寄存器XFER 轉移控制信號，低電平有效WR2 寫信號2，低電平有效當XFER、WR2同時有效

47、時, LE2=1；DAC寄存器輸出隨輸入而變化；WR1、LE=0， 將輸入數據鎖存到DAC寄存器，數據進入D/A轉換器，開始D/A轉換；IOUT1 模擬電流輸出端1；當輸入數字為全“1”時, 輸出電流最大；全“0”時, 輸出電流為0；IOUT2 模擬電流輸出端2； DAC0832時序圖如下圖2.4所示： 圖2.4 DAC0832數模轉換時序圖2.2.3 集成運放(yn fn)（電壓比較器）該系統硬體設計中運用了運放電路，我們將采用雙運放LM358。其功能是同相端連接來自DAC0832輸出的控制模擬量，另一反相端就連接可變電阻器的模擬量輸入值。當調節可變電阻器時，可以得到05V左右的模擬電壓被測

48、值，這個值被接入另一個(y )作為比較器的運放的反相輸入端TESTIN；而DA轉換放大的00.49V的電壓量被接入運放的同相輸入端，這時，運放就作為一個電壓比較器對兩個模擬信號進行比較，并把比較結果反饋到CPLD的輸入管腳jmp。長期以來，受運算(yn sun)放大器的影響，比較器的應用一直沒有得到應有的重視。直到目前隨著比較器性能指標的改進，使其更好地勝任電壓比較這一基本任務，這一狀況才得到改善，本文主要介紹新型比較器的性能及其典型應用。比較器的兩路輸入為模擬信號，輸出則為二進制信號，當輸入電壓的差值增大或減小時，其輸出保持恒定。從這一角度來看，可以將比較器當作一個1位模/數轉換器(ADC)

49、。不僅可用作模擬電路和數字電路的接口，還可以作波形產生和變換電路等。 注：電壓比較器中的集成運放通常工作在非線性區，其功能為：比較兩個電壓的大小(用輸出電壓的高或低電平，表示兩個輸入電壓的大小關系)及滿足如下關系： U-U+ 時 UO=UOL U-U+ 時 UO=UOH下面介紹下常用集成運放的結構和功能如圖2.5所示，集成運算放大器是一種具有很高放大倍數的多級直接耦合放大電路，是發展最早、應用最廣泛的一種模擬集成電路。圖2.5 運放結構框圖各模塊的功能(gngnng)如下：輸入(shr)級：由具有(jyu)恒流源的差動放大器組成，以獲得盡可能低的零點漂移和盡可能高的共模抑制比，還要求輸入電阻要

50、高。要求輸入電阻高，差模放大倍數高，抑制零點漂移和共模干擾信號的能力強。都采用差分放大電路。中間級：由多級電壓（共射或共源）放大器組成，為集成運放提供電壓增益。為提高電壓放大倍數，經常采用復合管，以恒流源做集電極負載。還擔負將雙端輸入轉換為單端輸出的作用。要求電壓放大倍數高。常采用帶恒流源的共發射極放大電路構成。輸出級：多為互補對稱射極跟隨器，用于提高集成運放帶負載的能力，輸出級往往還設置有過流保護電路。偏置電路：為各級放大電路提供穩定和合適的偏置電流，決定各級的靜態工作點，一般由恒流源電路構成。集成運放的性能指標： 1、開環差模電壓放大倍數 Aod 它是指集成運放在無外加反饋回路的情況下的差

51、模電壓的放大倍數。 2、最大輸出電壓 Uop-p 它是指一定電壓下，集成運放的最大不失真輸出電壓的峰-峰值。 3、差模輸入電阻rid 其大小反映了集成運放輸入端向差模輸入信號源索取電流的大小。要求它愈大愈好。 4、輸出電阻 rO 它的大小反映了集成運放在小信號輸出時的負載能力。 5、共模抑制比 CMRR 它放映了集成運放對共模輸入信號的抑制能力，其定義同差動放大電路。CMRR越大越好。本次設計中使用的芯片LM358 內部包括有兩個獨立的、高增益、內部頻率補償的雙運算放大器，適合于電源電壓范圍很寬的單電源使用，也適用于雙電源工作模式。在推薦的工作條件下，電源電流與電源電壓無關。它的使用范圍包括傳

52、感放大器、直流增益模塊和其他所有可用單電源供電的使用運算放大器的場合。LM358 的封裝形式有塑封8引線雙列直插式和貼片式，如圖2.6所示：圖2.6 雙運放LM358芯片(xn pin)管腳和內部結構圖特性(txng)(Features): 內部頻率(pnl)補償 直流電壓增益高(約100dB) 單位增益頻帶寬(約1MHz) 電源電壓范圍寬：單電源(330V)；雙電源(1.515V) 低功耗電流，適合于電池供電 低輸入偏流 低輸入失調電壓和失調電流 共模輸入電壓范圍寬，包括接地 差模輸入電壓范圍寬，等于電源電壓范圍 輸出電壓擺幅大(0 至Vcc1.5V)通過在設計中使用LM358，大大簡化了運

53、放電路，還使得這種含有CPLD器件的聯合裝置充分代替低頻AD轉換器，實現數碼顯示的功能。 2.2.4 七段數碼管顯示顯示模塊可以讓測量的數據直觀的顯示出來，方便數據的讀取記錄和對測試系統狀態的監控。所以這個模塊是系統使用是否方便的關鍵之一。方案一：采用點陣式液晶顯示器（LCD）。如果采用這種顯示方案，雖然顯示功能強大，可顯示各種字體的英文字母，漢字，數字和字符，但編程復雜，而且器件成本比較高。方案二：采用LED數碼管。如果采用這種顯示方案，雖只能顯示非常有限(yuxin)的符號和數碼。但是完全能夠滿足本課題的要求，并且編程簡單，便于實現，同時成本也很低。對于預算緊張的本設計課題，這種顯示方案是

54、種不錯的選擇。所以我們當然選擇更方便實用而且廉價的方案二。該模塊可對表示轉換后的十進制數的4 位2 進制代碼進行編碼,此模塊可直接連接數碼管驅動器, 從而驅動數碼管顯示出相應阿拉伯數字等字符。與上述電路(dinl)模塊設計一樣,它也只需要先設計一個單個的譯碼器,然后通過連接組合就可構成系統的譯碼電路模塊,從而實現系統的譯碼功能。為實現系統的功能,單個譯碼器需要設置4個數據輸入端:即A0、A1、A2 和A3 ,并由這些端口輸入鎖存電路模塊輸出的4 位2 進制數據。需要設置7個輸出端:即Q0、Q1、Q2、Q3、Q4、Q5 和Q6 ,它們分別連接7段數碼管的7個顯示輸入端。本次(bn c)設計中需要

55、用到74LS47作為譯碼顯示輸出的主體芯片，是BCD-7段譯碼器/驅動器,采用共陽極接線方式，是數字集成電路，用于將BCD碼轉化成數碼塊中的數字,然后我們就能看到從0-9的數字。其外管腳如下圖2.7所示。7段數碼管又分共陰和共陽兩種顯示方式。如果把7段數碼管的每一段都等效成發光二極管的正負兩個極，那共陰就是把abcdefg這7個發光二極管的負極連接在一起并接地；它們的7個正極接到7段譯碼驅動電路74LS48的相對應的驅動端上（也是abcdefg）。此時若顯示數字1，那么譯碼驅動電路輸出段bc為高電平，其他段掃描輸出端為低電平，以此類推。如果7段數碼管是共陽顯示電路，那就需要選用74LS47譯碼

56、驅動集成電路。共陽就是把abcdefg的7個發光二極管的正極連接在一起并接到5V電源上，其余的7個負極接到74LS47相應的abcdefg輸出端上。無論共陰共陽7段顯示電路，都需要加限流電阻，否則通電后就把7段譯碼管燒壞了。限流電阻的選取是：5V電源電壓減去發光二極管的工作電壓除上10ma到15ma得數即為限流電阻的值。發光二極管的工作電壓一般在1.8V-2.2V，為計算方便，通常選2V即可。發光二極管的工作電流選取在10-20ma，電流選小了，7段數碼管不太亮，選大了工作時間長了發光管易燒壞。對于大功率7段數碼管可根據實際情況來選取限流電阻及電阻的瓦數。圖2.7 74LS47外引腳圖注：Vc

57、c=Pin16,GND=Pin8譯碼為編碼(bin m)的逆過程。它將編碼時賦予代碼的含義“翻譯”過來。實現譯碼的邏輯電路成為譯碼器。譯碼器輸出與輸入代碼有唯一的對應關系。74LS47是輸出低電平有效的七段字形譯碼器，它在這里與數碼管配合使用。下面列出了74LS47的真值表，表示(biosh)出了它與數碼管之間的關系。LT(-)RBI(-)A3A2A1A0BI(-)/RB0(-)a(-)b(-)c(-)d(-)e(-)f(-)g(-)1100001000000101X00011100111111X00101001001021X00111000011031X01001100110041X0101

58、1010010051X01101110000061X01111000111171X10001000000081X1001100011009XXXXXX01111111熄滅10000001111111熄滅0XXXXX100000008表2.1 74LS47真值表各控制端功能(gngnng)描述： (1)LT(-)：試燈輸入，是為了檢查數碼管各段是否能正常發光而設置的。當LT(-)=0時，無論輸入A3 ，A2 ，A1 ，A0為何種狀態，譯碼器輸出均為低電平，若驅動的數碼管正常，是顯示8。 (2)BI(-)：滅燈輸入，是為控制多位數碼顯示的滅燈所設置的。BI(-)=0時。不論LT(-)和輸入A3 ，

59、A2 ，A1，A0為何種狀態，譯碼器輸出均為高電平，使共陽極數碼管熄滅。 (3)RBI(-)：滅零輸入，它是為使不希望顯示的0熄滅而設定的。當對每一位A3= A2 =A1 =A0=0時，本應顯示0，但是在RBI(-)=0作用下，使譯碼器輸出全為高電平。其結果和加入滅燈信號的結果一樣，將0熄滅。 (4)RBO(-)：滅零輸出，它和滅燈輸入BI(-)共用一端，兩者配合使用，可以實現多位數碼顯示的滅零控制。2.2.5 外圍輔助(fzh)電路因為本設計最后要完成硬件下載，所以(suy)除了大部分的軟件編程和基礎電路外，還包括+5V信號源、運放電壓比較器和可調電阻模擬電路等模擬和數字電路組成。用EPF3

60、0TC144-3芯片(xn pin)作為核心能將程序語言下載并調試運行。外圍輔助電路框圖如圖2.8所示： 圖2.8 模擬信號檢測系統外圍電路方框圖第3章 系統軟件編程3.1 系統程序說明系統軟件編程采用VHDL硬件描述語言，對可編程邏輯器件進行編程實現各項功能。系統程序可以實現對同步信號脈沖的輸入、待測模擬信號檢測和處理、顯示等功能。具體由8位二進制循環加法計數器、數據鎖存器、數據處理模塊、片選信號模塊、消抖動模塊、進制轉換模塊、小數點控制模塊和七段譯碼顯示模塊等8個不同功能系統。其實現主要是通過調用各項具體的子程序來完成。3.2 各模塊(m kui)程序清單及仿真3.2.1 八位(b wi)