1、8.1可編程陣列邏輯（PAL）器件8.1.1現(xiàn)場可編程邏輯陣列（現(xiàn)場可編程邏輯陣列（FPLA）器件）器件8.1.2PAL器件的基本結(jié)構(gòu)器件的基本結(jié)構(gòu)8.1.3PAL器件的輸出和反饋結(jié)構(gòu)器件的輸出和反饋結(jié)構(gòu)8.1.4PAL器件編號與典型器件編號與典型PAL器件介紹器件介紹8.1.5PAL器件的應(yīng)用器件的應(yīng)用Programmable Array Logic可編程陣列邏輯（可編程陣列邏輯（PALProgrammable Array Logic）器件是）器件是20世紀世紀70年代末期出現(xiàn)的一種年代末期出現(xiàn)的一種低密度、低密度、一次性可編程一次性可編程邏輯器件。它是在現(xiàn)場可編邏輯器件。它是在現(xiàn)場可編程邏

2、輯陣列（程邏輯陣列（FPLAField Programmable Logic Array）器件之后，第一個具有典型實際意義的可）器件之后，第一個具有典型實際意義的可編程邏輯器件（編程邏輯器件（PLDProgrammable Logic Device）。）。演演 示示8.1.1 現(xiàn)場可編程邏輯陣列（現(xiàn)場可編程邏輯陣列（FPLA）器件）器件可編程可編程與與陣列陣列n輸入輸入k2n可編程可編程或或陣列陣列mk輸出輸出圖8-1-1 FPLA器件的基本結(jié)構(gòu)框圖FPLA器件是在器件是在PROM的基礎(chǔ)上發(fā)展而來的，由的基礎(chǔ)上發(fā)展而來的，由與與、或或兩兩級可編程級可編程邏輯陣列構(gòu)成。邏輯陣列構(gòu)成。不需要包含輸

3、入信號所有可能的組合。不需要包含輸入信號所有可能的組合。111&11ABCABCBCCAF1CBBCBAF2BABCCBCA( (a) )圖8- -1- -2 FPLA基本結(jié)構(gòu)示例由一般標準門電路構(gòu)成的由一般標準門電路構(gòu)成的FPLA基本結(jié)構(gòu)示例。基本結(jié)構(gòu)示例。通過對通過對與與陣列編程，產(chǎn)生四個陣列編程，產(chǎn)生四個與與項項；對；對或或陣列編程，產(chǎn)生陣列編程，產(chǎn)生兩個兩個與或與或表達式表達式形式的邏輯函數(shù)，其中的形式的邏輯函數(shù)，其中的與與項由項由與與陣列編程陣列編程產(chǎn)生。產(chǎn)生。1( (b) )圖8- -1- -2 FPLA基本結(jié)構(gòu)示例11ABCABCVCC可編程可編程與與陣列陣列可編程可編程

4、或或陣列陣列BCCAF1CBBCBAF2基本熔絲結(jié)構(gòu)示例。基本熔絲結(jié)構(gòu)示例。ABC 可編程與陣列可編程與陣列可編程可編程或或陣列陣列被編程連接被編程連接被編程不連接被編程不連接( (c) )圖8- -1- -2 FPLA基本結(jié)構(gòu)示例BCCAF1CBBCBAF2FPLA器件的映像邏輯圖。器件的映像邏輯圖。BABCCBCACB相相與與BCBACB相相或或這種類型這種類型FPLA器件的電路中不包含觸發(fā)器，因此只能用來器件的電路中不包含觸發(fā)器，因此只能用來設(shè)計組合邏輯電路。如果用來設(shè)計時序邏輯電路，必須另外增設(shè)計組合邏輯電路。如果用來設(shè)計時序邏輯電路，必須另外增加含有觸發(fā)器的芯片。加含有觸發(fā)器的芯片。

5、I2可編程可編程與與陣列陣列固定固定或或陣列陣列固定連接固定連接可編程連接可編程連接圖8- -1- -3 PAL器件的基本結(jié)構(gòu)I1I0&1&11輸出輸出反饋反饋輸出反饋單元輸出反饋單元反饋輸入反饋輸入 O2O1O08.1.2 PAL器件的基本結(jié)構(gòu)器件的基本結(jié)構(gòu)PAL器件由可器件由可編程的編程的與與陣列、固陣列、固定的定的或或陣列和輸出陣列和輸出反饋單元組成。反饋單元組成。不同型號不同型號PAL器件有不同的輸出器件有不同的輸出和反饋結(jié)構(gòu)，適用和反饋結(jié)構(gòu)，適用于各種組合邏輯電于各種組合邏輯電路和時序邏輯電路路和時序邏輯電路的設(shè)計。的設(shè)計。&Ii1Oi從其他輸入端來從其他輸入

6、端來( (a) ) 輸出低電平有效&Ii1Oi從其他輸入端來從其他輸入端來( (b) ) 輸出高電平有效圖8- -1- -4 基本與或陣列型結(jié)構(gòu)8.1.3 PAL器件的輸出和反饋結(jié)構(gòu)器件的輸出和反饋結(jié)構(gòu)由由可編程的可編程的與與陣列陣列和和固定的固定的或或陣列陣列組成，沒有輸出反饋信組成，沒有輸出反饋信號，輸入和輸出引出端是固定的，不能由用戶自行定義。只適號，輸入和輸出引出端是固定的，不能由用戶自行定義。只適用于簡單的組合邏輯電路設(shè)計。用于簡單的組合邏輯電路設(shè)計。基本基本與或與或陣列型結(jié)構(gòu)陣列型結(jié)構(gòu)&Ii1三態(tài)輸出三態(tài)輸出緩沖器緩沖器從其他輸入及反饋端來從其他輸入及反饋端來圖8-

7、 -1- -5 可編程輸入/輸出型結(jié)構(gòu)&Ii/ /Oi第一乘積項第一乘積項反饋緩沖器反饋緩沖器可編程輸入可編程輸入/輸出型結(jié)構(gòu)輸出型結(jié)構(gòu)具有三態(tài)具有三態(tài)輸出緩沖器輸出緩沖器和和反饋緩沖器反饋緩沖器。反饋緩沖器可使三態(tài)。反饋緩沖器可使三態(tài)輸出反饋到輸出反饋到與與陣列輸入端，構(gòu)成簡單的觸發(fā)器，使輸出具有記陣列輸入端，構(gòu)成簡單的觸發(fā)器，使輸出具有記憶功能。憶功能。1Oi輸出選通輸出選通輸出反饋輸出反饋1Ii輸出禁止輸出禁止輸入反饋輸入反饋( (a) ) 輸出選通( (b) ) 輸出禁止圖8- -1- -6 三態(tài)輸出緩沖器結(jié)構(gòu)用戶通過編程可以控制三態(tài)輸出緩沖器的狀態(tài)，從而實現(xiàn)用戶通過編程可以控

8、制三態(tài)輸出緩沖器的狀態(tài)，從而實現(xiàn)對輸入對輸入/輸出引出端數(shù)目的任意配置。輸出引出端數(shù)目的任意配置。利用可編程輸入利用可編程輸入/輸型輸型PAL器件，可設(shè)計編碼器、譯碼器、器件，可設(shè)計編碼器、譯碼器、數(shù)據(jù)選擇器等組合邏輯電路，也可完成串行數(shù)據(jù)移位和循環(huán)等數(shù)據(jù)選擇器等組合邏輯電路，也可完成串行數(shù)據(jù)移位和循環(huán)等操作。操作。&Ii1從其他輸入及反饋端來從其他輸入及反饋端來圖8- -1- -7 帶反饋的寄存器型結(jié)構(gòu)&Oi1DQQC1CPOE時鐘時鐘( (共用共用) )輸出使能輸出使能( (共用共用) )帶反饋的寄存器型結(jié)構(gòu)帶反饋的寄存器型結(jié)構(gòu)具有記憶功能，由于整個器件只有一個共用時鐘和一

9、個輸具有記憶功能，由于整個器件只有一個共用時鐘和一個輸出使能輸入端，因此可以構(gòu)成計數(shù)器等出使能輸入端，因此可以構(gòu)成計數(shù)器等同步同步時序邏輯電路。時序邏輯電路。&Ii1從其他輸入及反饋端來從其他輸入及反饋端來圖8- -1- -8 帶異或的寄存器型結(jié)構(gòu)&Oi1DQQC1CPOE時鐘時鐘( (共用共用) )輸出使能輸出使能( (共用共用) )1=1帶帶異或異或的寄存器型結(jié)構(gòu)的寄存器型結(jié)構(gòu)與與陣列的輸出分成兩組相陣列的輸出分成兩組相或或，經(jīng)，經(jīng)異或異或運算后加到運算后加到D觸發(fā)器觸發(fā)器的輸入端，使得邏輯電路的設(shè)計更加靈活、方便。的輸入端，使得邏輯電路的設(shè)計更加靈活、方便。&A1

10、從其他輸入及反饋端來從其他輸入及反饋端來圖8- -1- -9 算術(shù)選通反饋型結(jié)構(gòu)&Oi1DQQC1CPOE時鐘時鐘( (共用共用) )輸出使能輸出使能( (共用共用) )1=1算術(shù)選算術(shù)選通電路通電路B算術(shù)選通反饋型結(jié)構(gòu)算術(shù)選通反饋型結(jié)構(gòu)在在異或異或型型PAL的基礎(chǔ)上增加算術(shù)選通電路，產(chǎn)生輸入信號的基礎(chǔ)上增加算術(shù)選通電路，產(chǎn)生輸入信號和反饋信號的個最大項。和反饋信號的個最大項。輸入信號輸入信號1111&1ABAABBABA BABAAB0ABA BABAB+&BAB算術(shù)選通電路算術(shù)選通電路圖8- -1- -10 算術(shù)選通電路算術(shù)選通電路產(chǎn)生算術(shù)選通電路產(chǎn)生的個最大項，加

11、到的個最大項，加到與與陣列輸入端，通過對陣列輸入端，通過對與與陣列編程，可得到陣列編程，可得到16種種邏輯組合輸出。邏輯組合輸出。算 術(shù) 選 通 反 饋 型算 術(shù) 選 通 反 饋 型PAL器件，主要用于實器件，主要用于實現(xiàn)快速的加、減、大于、現(xiàn)快速的加、減、大于、小于等算術(shù)邏輯電路。小于等算術(shù)邏輯電路。&Ii從其他輸入及反饋端來從其他輸入及反饋端來圖8- -1- -11 異步可編程寄存器輸出結(jié)構(gòu)&1DQC1極性控制極性控制1=1SRIi/ /Oi專用乘積項專用乘積項可編程控制單元可編程控制單元異步可編程寄存器輸出型結(jié)構(gòu)異步可編程寄存器輸出型結(jié)構(gòu)有個乘積項作為專用乘積項，分別控制

12、三態(tài)輸出緩沖器、有個乘積項作為專用乘積項，分別控制三態(tài)輸出緩沖器、D觸發(fā)器的時鐘、置位和復(fù)位，可實現(xiàn)輸入觸發(fā)器的時鐘、置位和復(fù)位，可實現(xiàn)輸入/輸出端的動態(tài)配置輸出端的動態(tài)配置和器件中各觸發(fā)器的異步控制。和器件中各觸發(fā)器的異步控制。1=1VCC可編程可編程PP(a) 輸出高電平有效1=1VCC可編程可編程PP(b) 輸出低電平有效圖8- -1- -12 可編程異或門在在或或門和門和D觸發(fā)器之間增加了一個觸發(fā)器之間增加了一個可編程可編程異或異或門門，其中一，其中一個輸入端是個輸入端是或或門的輸出，另一個是可編程門的輸出，另一個是可編程異或異或門輸出極性控制門輸出極性控制端。通過對輸出極性控制端編程

13、，可以改變觸發(fā)器輸入信號的端。通過對輸出極性控制端編程，可以改變觸發(fā)器輸入信號的極性。極性。這種結(jié)構(gòu)的這種結(jié)構(gòu)的PAL器件特別適合設(shè)計復(fù)雜的異步時序邏輯電器件特別適合設(shè)計復(fù)雜的異步時序邏輯電路。路。&I2從其他輸入及反饋端來從其他輸入及反饋端來圖8- -1- -13 乘積項公用輸出結(jié)構(gòu)&1DQC1極性極性控制控制1=1O2乘積項乘積項公用公用時鐘時鐘( (共用共用) )&I1Q1DQC1極性極性控制控制1=1O1Q輸出使能輸出使能( (共用共用) )相鄰單元相鄰單元本單元本單元乘積項公用輸出結(jié)構(gòu)乘積項公用輸出結(jié)構(gòu)相鄰兩個邏輯單元乘積項可同時接到兩個相鄰兩個邏輯單元乘積項

14、可同時接到兩個或或門。門。宏單元輸出結(jié)構(gòu)宏單元輸出結(jié)構(gòu)PAL22V10的宏單元由一個觸發(fā)器和兩個可編程多路選擇器的宏單元由一個觸發(fā)器和兩個可編程多路選擇器組成，通過對兩個多路選擇器進行編程，每個宏單元可以設(shè)置組成，通過對兩個多路選擇器進行編程，每個宏單元可以設(shè)置種輸出結(jié)構(gòu)形式和兩種反饋信號，因而具有更強的通用性和種輸出結(jié)構(gòu)形式和兩種反饋信號，因而具有更強的通用性和靈活性。靈活性。從其他輸入及反饋端來從其他輸入及反饋端來圖8- -1- -14 PAL22V10宏單元結(jié)構(gòu)1DQC11置位置位&Q&SRIi/ /OiIi復(fù)位復(fù)位時鐘時鐘反饋選擇反饋選擇S1S0輸出選擇輸出選擇宏單元宏

15、單元1&( (a) )組合型/高電平有效&S1=0S0=01&( (b) )組合型/低電平有效&S1=0S0=11DQC1QSR1&S1=1S0=0( (c) )寄存型/高電平有效1DQC1QSR1&S1=1S0=1( (d) )寄存型/低電平有效圖8- -1- -15 PAL22V10宏單元的配置8.1.4 PAL器件編號與典型器件編號與典型PAL器件介紹器件介紹 PAL器件編號器件編號結(jié)構(gòu)代碼結(jié)構(gòu)代碼含義含義器件編號器件編號H高電平輸出有效高電平輸出有效PAL10H8L低電平輸出有效低電平輸出有效PAL16L8P輸出極性可編程輸出極性可編程P

16、AL16P8C互補輸出互補輸出PAL16C1X帶帶異或異或門輸出或算術(shù)選通反饋門輸出或算術(shù)選通反饋PAL20X10，PAL16X4R帶寄存器輸出帶寄存器輸出PAL16R8S帶乘積項公用帶乘積項公用PAL20S10V單元乘積項數(shù)目不同或宏單元輸出單元乘積項數(shù)目不同或宏單元輸出PALCE16V8RA帶異步寄存器輸出帶異步寄存器輸出PAL16RA8MA帶異步宏單元帶異步宏單元PALCE29MA16表8- -1- -2 常用PAL器件編號典型典型 PAL器件介紹器件介紹以以PAL16L8器件為例：器件為例：基本結(jié)構(gòu)：基本結(jié)構(gòu)：可編程輸入可編程輸入/輸出型。輸出型。輸入輸入/輸出引出端輸出引出端：引腳：

17、引腳19以及引腳以及引腳11作為輸入端；引腳作為輸入端；引腳1318可根據(jù)用戶需要配置為輸入端或者輸出端；引腳可根據(jù)用戶需要配置為輸入端或者輸出端；引腳12和引和引腳腳19只能作為輸出端。所以，最多可有只能作為輸出端。所以，最多可有16個引出端作為輸入端，個引出端作為輸入端，而輸出端最多為而輸出端最多為8個。輸出為低電平有效。個。輸出為低電平有效。乘積項：乘積項：每個輸出有每個輸出有8個乘積項，共個乘積項，共64個乘積項。其中每個個乘積項。其中每個輸出的第一個乘積項為專用乘積項，用于控制三態(tài)輸出緩沖器。輸出的第一個乘積項為專用乘積項，用于控制三態(tài)輸出緩沖器。邏輯圖邏輯圖8.1.5 PAL器件的

18、應(yīng)用器件的應(yīng)用PAL器件速度快，功耗低，并有多種結(jié)構(gòu)類型，可用來設(shè)器件速度快，功耗低，并有多種結(jié)構(gòu)類型，可用來設(shè)計各種組合邏輯電路和時序邏輯電路。設(shè)計時主要考慮以下幾計各種組合邏輯電路和時序邏輯電路。設(shè)計時主要考慮以下幾個方面：個方面：( (1) )一個一個PAL器件的輸入器件的輸入/ /輸出引出端總數(shù)是有限的。輸出引出端總數(shù)是有限的。( (2) )每個每個PAL器件輸出乘積項數(shù)目是有限的。器件輸出乘積項數(shù)目是有限的。( (3) )在具有寄存器和宏單元結(jié)構(gòu)的在具有寄存器和宏單元結(jié)構(gòu)的PAL器件中，當邏輯單元器件中，當邏輯單元中的寄存器作為內(nèi)部反饋寄存器使用時，需占用一個邏輯單元，中的寄存器作為

19、內(nèi)部反饋寄存器使用時，需占用一個邏輯單元，則對應(yīng)的輸出引出端不能再作它用；當邏輯單元作為組合輸出則對應(yīng)的輸出引出端不能再作它用；當邏輯單元作為組合輸出時，也占用一個邏輯單元，其內(nèi)部寄存器也不能使用。時，也占用一個邏輯單元，其內(nèi)部寄存器也不能使用。( (4) )若具體設(shè)計要求無法用一個若具體設(shè)計要求無法用一個PAL器件完成，可器件完成，可選用多個選用多個PAL器件器件。在進行邏輯劃分時，既要有效地利用每個。在進行邏輯劃分時，既要有效地利用每個PAL器件器件的資源，又要使各的資源，又要使各PAL器件間的連續(xù)數(shù)量盡量少。器件間的連續(xù)數(shù)量盡量少。( (5) )若若設(shè)計組合邏輯電路設(shè)計組合邏輯電路，可選

20、用純組合型，可選用純組合型PAL器件，也可器件，也可選用內(nèi)部含有觸發(fā)器的復(fù)合型或宏單元型選用內(nèi)部含有觸發(fā)器的復(fù)合型或宏單元型PAL器件，通過編程，器件，通過編程，使之成為純組合型器件。使之成為純組合型器件。( (6) )若若設(shè)計時序邏輯電路設(shè)計時序邏輯電路，應(yīng)選用帶觸發(fā)器的，應(yīng)選用帶觸發(fā)器的PAL器件。設(shè)器件。設(shè)計同步時序電路時，選用帶反饋寄存器結(jié)構(gòu)、計同步時序電路時，選用帶反饋寄存器結(jié)構(gòu)、異或異或結(jié)構(gòu)和乘積結(jié)構(gòu)和乘積項公用輸出結(jié)構(gòu)的項公用輸出結(jié)構(gòu)的PAL器件；設(shè)計異步時序電路時，可選用異器件；設(shè)計異步時序電路時，可選用異步可編程寄存器輸出結(jié)構(gòu)的步可編程寄存器輸出結(jié)構(gòu)的PAL器件。而宏單元結(jié)構(gòu)

21、的器件。而宏單元結(jié)構(gòu)的PAL器器件，可滿足復(fù)雜程度不同的各種時序邏輯電路的設(shè)計要求。件，可滿足復(fù)雜程度不同的各種時序邏輯電路的設(shè)計要求。例例8- -1用用PAL器件實現(xiàn)一個帶使能輸出的器件實現(xiàn)一個帶使能輸出的2線線4線譯碼器。線譯碼器。解解第一步：列寫輸入輸出表達式第一步：列寫輸入輸出表達式ST1A0A3Y2Y1Y0Y表8- -1- -3 2線4線譯碼器真值表013012011010AAYAAYAAYAAY 使能有效時的輸出表達式：使能有效時的輸出表達式：第二步：器件選型。第二步：器件選型。由于輸出表達式為組合型負邏輯函數(shù)，由于輸出表達式為組合型負邏輯函數(shù)，應(yīng)選用輸出低電平有效的基本應(yīng)選用輸出低電平有效的基本與或與或陣列型結(jié)構(gòu)或可編程輸入陣列型結(jié)構(gòu)或可編程輸入/輸出型輸出型PAL器件。又要求使能輸出，故應(yīng)選用帶輸出三態(tài)控制器件。又要求使能輸出，故應(yīng)選用帶輸出三態(tài)控制的的PAL器件。器件。本例選用本例選用PAL16L8器件器件。1&Y01&Y11&Y21&Y3ST ST A0A0A1A1A0A1ST圖8- -1- -17 例8-1簡化示意圖第三步：編程（畫