1、基于FPGA誤碼檢測器的設計與實現- 0 - / 45西安歐亞學院本科畢業論文（設計）開題報告題 目基于FPGA誤碼檢測器的設計與實現學生姓名：*學生學號：12610602150807指導教師： 導師職稱：所在分院：信息工程學院專 業：通信工程班 級：統本通信1201班提交日期：2015年12月21日一、課題的意義 在當今的信息時代，通信在我們生活中必不可少。數字通信技術更是以抗干擾能力強、適合遠距離傳輸、方便于計算機連接、容易加密等優點，在現代社會的信息傳輸領域變得越來越重要。通信網絡給我們帶來了種種便利，因特網和電話網等通信網絡為我們的生活增添了非常多的便利，人們也越來越離不開通信網絡了。

2、 在通信系統中，機器故障、信號衰落、干擾等多種原因都可以導致接收端接收到誤碼，甚至可能造成系統性能惡化，乃至通信中斷，其結果都可通過誤碼的形式表現出來，在誤碼中加入時間的概念就有了誤碼率，誤碼率是衡量數據在規定時間內數據傳輸精確性的指標，是檢驗設備傳輸性能的重要指標。因此，各種各樣針對不同通信系統的誤碼檢測設備應運而生。 誤碼檢測器主要基于FPGA技術，并且以方便，實用，經濟三個方面為特點進行設計開發的。它的核心器件是現場可編程邏輯陣列，便于移植或者升級。FPGA是目前應用比較廣泛的可編程門陣列（FPGA），如今很多數字通信系統都是用FPGA作為系統的核心控制器件，不僅使系統的集成度大大提高而

3、且降低了硬件設計的復雜程度。所以，采用FPGA作為誤碼檢測器的核心控制器件是比較合適的選擇。二、國內外研究現狀早期的誤碼率檢測器一般采用分立元件設計，這種方式在設計上相對復雜；有的采用MCS-51系列單片機與誤碼測試專用芯片相結合的方法，測試專用芯片有DS2172、DS21554等，這種方式縮短了誤碼率測試儀開發周期，設計成本較低，但是測試速率較低。隨著FPGA的迅速發展，采用FPGA與單片機相結合的誤碼率檢測器也應運而生，采用FPGA完成誤碼測試的各個部分，采用單片機實現系統的控制。雖然這種方式的誤碼率檢測器較多，但是受到FPGA本身的速率限制，大多數檢測器的速率都較低，一般在2Mb/s、2

4、4Mb/s以及300Mb/s左右，個別設計達到2488Mb/s。誤碼率檢測器國外的產品較多，安捷倫公司和泰克公司的檢測器都是比較高端的，功能也非常完善。例如安捷倫公司的81250并行誤碼率檢測器和串行誤碼率檢測器N4906、N4903A速率可以達到12.5Gb/s，E4898A BERT等多款檢測器速率達到100Gb/s20。泰克公司的BERT Scope CR系列檢測器數據速率可以達到28.6Gb/s。國內的設備比較典型的是中國電子科技集團研制的AV系列的誤碼檢測器，例如AV5232e、AV5231和AV5235等。隨著數據傳輸方式的改變，誤碼率檢測器都在朝著串行方向發展。國外高速誤碼器的功

5、能相對國內比較完善，國外檢測器的發送端的碼型相對較多，測試速率可選，而且具有很好的人機交互界面，有很好的性能指標，主要適用于大中型企業以及對于技術指標要求相對較高的場合測試，因其價格較高、而且操作也比較復雜、維修困難，一般不適用于小型企業以及教學實驗。國內的產品操作相對簡單，但是處理信號的速率一般在幾Mb/s或者百Mb/s，速率相對較低，達到千兆速率的誤碼率檢測器非常少，而且其發送碼型單一。目前，光通信接入網技術在不斷提高，傳輸速率也在不斷提高，光傳輸模塊應用也越來越多，如1.25Gb/s、2.5Gb/s和3.125Gb/s光模塊，對通信設備性能的要求也越來越高，通信系統可靠性的檢測也顯得尤為

6、重要。三、畢業論文（設計）的主要內容本文主要闡述的是基于FPGA誤碼檢測器的設計與實現。第一部分是緒論，包括課題的研究目的及意義、 誤碼率測試儀的國內外發展現狀 、本課題的主要研究內容；第二部分是總體方案設計，包括誤碼率測試基本原理、FPGA 芯片選擇；第三部分是基本功能設計，包括碼型發生單元設計、誤碼檢測單元設計；第四部分是仿真驗證。第五部分是結論。四、所采用的方法、手段以及步驟等1、主要方法采用文獻研究法、文本細讀法和案例分析法進行研究。2、 步驟 （1）閱讀相關資料，補充理論知識的不足。 （2）了解本論題的研究狀況，形成文獻綜述和開題報告。 （3）通過文獻研究法全面的掌握誤碼檢測器的發展

7、及分析。 （4）進一步搜集閱讀資料并研讀文本，做好相關的記錄，形成論題提綱。 （5）再用案例分析法，通過一些案例的分析與反思關于誤碼檢測器的設計與實現的問題。 （6）深入研究，寫成初稿。最后，反復修改，完成定稿。五、階段進度計劃1、2015年11月20日-2015年12月20日：查閱資料，完成開題報告。2、2015年12月21日-2016年1月30日：閱讀相關資料，確定系統的具體設計思路及框架。 3、2015年2月1日-2016年3月1日：著手論文初稿的的撰寫。4、2016年3月2日-2016年4月15日：進行工程測試，完成測試報告。5、2016年4月16日-2016年4月25日：根據老師的建

8、議，進一步完善論文的結構和內容。6、2016年4月26日-2016年5月15日：完成畢業論文及PPT，進行畢業答辯。六、參考文獻 1 趙慧玲,電信網絡技術的發展趨勢J，電信建設，2012,2，36-452 李宏，齊林，楊亮，一種便攜式誤碼測試儀的設計J,現代電子技術，2010,12，122-124 3 馬萬治，唐友喜，趙賢，邵士海，瑞麗信道中無線通信設備誤碼率測試儀實現J,電子測量與儀器學報，2010，4，414-4194 沈瀚濤，孫學聰，朱蕊蘋，一種串行通信的誤碼率測試方法J，現代方與技術，2013，3，110-1145 李佳，陳順方，丁勇飛，劉國梁基于FPGA的數據鏈路誤碼儀設計J航空電子

9、技術，2013，10，8-116 陳寅芳，朱勇，曹彥武,基于FPGA 的突發誤碼測試儀的設計J，光通信技術，2010，7，45-487 陽子軒，吳友宇，秦神祖,一種誤碼儀控制方案的實現J，武漢理工大學學報，2013，11，4-7指導教師意見： 同意開題。 不同意開題，原因是 。指導教師簽字： 年 月 日教研室意見： 同意開題。 不同意開題，原因是 。主任簽字： 年 月 日備注：“指導教師意見”和“教研室意見”請在“”內打“”表示。摘要隨著通信測試技術的發展，對測試儀器也提出了更高的要求。要求測試儀器軟件化、智能化。而且由于通信技術的迅速發展，通信測試儀器的價格比較昂貴，所以要求儀器開發商要考慮

10、到測試儀器的功能問題及儀器的成本問題。另外，小型化和便攜化的思想是通信測試儀器的兩個重要發展趨勢和方向。鑒于網絡通信監測具有移動性，要對同一通信網絡不同測試點進行監測，對于測試點的物理距離比較遠的通信網絡，要求通信網絡測試設備向小型化，便攜化的兩個方向發展。手持式網絡測試設備主要以現場施工以及運行維護使用為目的，不要求其測試功能的完善，但側重于實用性和方便性。誤碼測試儀主要基于FPGA技術，并且以方便，實用，經濟三個方面為主要特點進行設計開發的。它的核心器件是現場可編程邏輯陣列(FPGA)，便于移植或者升級。FPGA是目前應用比較廣泛的可編程門陣列，如今很多數字通信系統都是用FPGA作為系統的

11、核心控制器件，不僅使系統的集成度大大提高而且降低了硬件設計的復雜程度。所以，采用FPGA作為智能誤碼儀的核心控制器件是比較合適的選擇。本論文在分析了誤碼儀工作原理的基礎上，釆用FPGA等構建硬件平臺，完成誤碼儀的功能。用FPGA實現偽隨機序列的收發和誤碼統計，然后通過數碼管顯示檢測結果。關鍵詞：誤碼檢測儀 FPGA 偽隨機碼 同步AbstractWith the rapid development of communication technology test, also put forward higher requirements for the test instrument. Req

12、uirement of intelligent instrument software. And because of the rapid development of communication technology, communication test instruments are expensive, the cost function and instrument so instrument developers to consider to test instruments. In addition, miniaturization and portability of the

13、thought is the two important development trend and direction of communication testing instrument. In view of the network traffic monitoring with mobility, to monitor the same communication networks of different test points, for the physical distance between the test point is far from the communicati

14、on network, communication network testing equipment to the miniaturization， portable two direction. The portable network test equipment to the main maintenance on-site construction and operation for the purpose, does not require the test function perfect, but focuses on the practicality and convenie

15、nce. Intelligent error tester is mainly based on FPGA technology, and with convenient, practical, the three aspects of economy as the main characteristics of the design and development of the. It is the core component of field programmable logic array (FPGA), easy to transplant or upgrade. FPGA is w

16、idely used programmable gate array, now a lot of digital communication system is using FPGA as the core of the system control device， not only the system integration degree greatly improve and reduce the complexity of the hardware design. So, using FPGA as the core control device of intelligent erro

17、r tester is a suitable choice.In this paper, based on the analysis of the principle of the error code, using FPGA， processor and other hardware platform to complete the function of the error tester. FPGA implementation of the pseudo random sequence of transceiver and error statistics， and then throu

18、gh the digital tube display detection results.Key Words : Error detecting instrument FPGA Pseudo random code Synchronization目錄摘要IAbstractII1.緒論- 1 -1.1研究目的及意義- 1 -1.2國內外研究現狀- 1 -1.3本課題主要要求內容- 2 -2.系統的總體方案設計- 4 -2.1 EDA與VHDL介紹- 4 -2.1.1 FPGA發展歷程- 4 -2.1.2 VHDL語言介紹- 6 -2.2總體方案設計，- 7 -2.2誤碼率測試基本原理- 7 -

19、2.3偽隨機序列的原理及特點- 9 -2.4硬件電路設計方案選擇- 10 -3.功能設計- 11 -3.1基本功能設計- 11 -3.1.1偽隨機碼型發生單元設計- 12 -3.1.2誤碼插入單元- 13 -3.1.3誤碼檢測單元設計- 14 -3.1.4同步模塊- 15 -3.1.5顯示模塊- 18 -3.1.6模擬信道模塊- 21 -3.2 頂層電路的設計- 21 -4.功能的仿真和驗證- 25 -4.1仿真驗證- 25 -4.1.1偽隨機碼型發生單元設計- 26 -4.1.2誤碼插入單元和模擬信道模塊- 26 -4.1.3誤碼檢測單元設計- 26 -4.1.4同步模塊- 26 -4.1.

20、5顯示模塊- 27 -4.2整體仿真圖- 27 -4.3FPGA驗證- 27 -5.結論- 28 -參考文獻- 29 -致謝- 31 -1.緒論1.1研究目的及意義 在當今的信息時代，通信在我們生活中必不可少。數字通信技術更是以抗干擾能力強、適合遠距離傳輸、方便于計算機連接、容易加密等優點，在現代社會的信息傳輸領域變得越來越重要。通信網絡給我們帶來了種種便利，因特網和電話網等通信網絡為我們的生活增添了非常多的便利，人們也越來越離不開通信網絡了。 在通信系統中，機器故障、信號衰落、干擾等多種原因都可以導致接收端接收到誤碼，甚至可能造成系統性能惡化，乃至通信中斷，其結果都可通過誤碼的形式表現出來，

21、在誤碼中加入時間的概念就有了誤碼率，誤碼率是衡量數據在規定時間內數據傳輸精確性的指標，是檢驗設備傳輸性能的重要指標。因此，各種各樣針對不同通信系統的誤碼檢測設備應運而生。 誤碼檢測器主要基于FPGA技術，并且以方便，實用，經濟三個方面為特點進行設計開發的。它的核心器件是現場可編程邏輯陣列，便于移植或者升級。FPGA是目前應用比較廣泛的可編程門陣列（FPGA），如今很多數字通信系統都是用FPGA作為系統的核心控制器件，不僅使系統的集成度大大提高而且降低了硬件設計的復雜程度。所以，采用FPGA作為誤碼檢測器的核心控制器件是比較合適的選擇。1.2國內外研究現狀早期的誤碼率檢測器一般采用分立元件設計，

22、這種方式在設計上相對復雜；有的采用MCS-51系列單片機與誤碼測試專用芯片相結合的方法，測試專用芯片有DS2172、DS21554等，這種方式縮短了誤碼率測試儀開發周期，設計成本較低，但是測試速率較低。隨著FPGA的迅速發展，采用FPGA與單片機相結合的誤碼率檢測器也應運而生，采用FPGA完成誤碼測試的各個部分，采用單片機實現系統的控制。雖然這種方式的誤碼率檢測器較多，但是受到FPGA本身的速率限制，大多數檢測器的速率都較低，一般在2Mb/s、24Mb/s以及300Mb/s左右，個別設計達到2488Mb/s。誤碼率檢測器國外的產品較多，安捷倫公司和泰克公司的檢測器都是比較高端的，功能也非常完善

23、。例如安捷倫公司的81250并行誤碼率檢測器和串行誤碼率檢測器N4906、N4903A速率可以達到12.5Gb/s，E4898A BERT等多款檢測器速率達到100Gb/s20。泰克公司的BERT Scope CR系列檢測器數據速率可以達到28.6Gb/s。國內的設備比較典型的是中國電子科技集團研制的AV系列的誤碼檢測器，例如AV5232e、AV5231和AV5235等。隨著數據傳輸方式的改變，誤碼率檢測器都在朝著串行方向發展。國外高速誤碼器的功能相對國內比較完善，國外檢測器的發送端的碼型相對較多，測試速率可選，而且具有很好的人機交互界面，有很好的性能指標，主要適用于大中型企業以及對于技術指標

24、要求相對較高的場合測試，因其價格較高、而且操作也比較復雜、維修困難，一般不適用于小型企業以及教學實驗。國內的產品操作相對簡單，但是處理信號的速率一般在幾Mb/s或者百Mb/s，速率相對較低，達到千兆速率的誤碼率檢測器非常少，而且其發送碼型單一。目前，光通信接入網技術在不斷提高，傳輸速率也在不斷提高，光傳輸模塊應用也越來越多，如1.25Gb/s、2.5Gb/s和3.125Gb/s光模塊，對通信設備性能的要求也越來越高，通信系統可靠性的檢測也顯得尤為重要。1.3本課題主要要求內容本文主要研究內容為設計一款誤碼檢測儀，通過Quartus II 軟件開發平臺，編寫實現誤碼檢測功能的VHDL代碼，然后再

25、該開發平臺上進行仿真，調試代碼，等代碼功能滿足要求時配置到FPGA開發板中，在實際的硬件平臺進行測試該測試儀的功能和性能。本設計論文安排如下：第一章講述誤碼測試儀在國內外的發展現狀，和對本課題開展研究的意義。第二章講述誤碼測試儀在設計過程中將要涉及到的理論和原理，如何進行誤碼率的檢測，以及器件的選型等。第三章進行該設計的功能設計，包括軟件的編寫和功能模塊的劃分，以及功能框架的搭建和分析。第四章將會對各個功能模塊進行仿真和測試功能實現是否正確，然后進行整體的功能仿真，最后將代碼配置到FPGA開發板中進行功能驗證。第五章對全文的總結和展望。2.系統的總體方案設計2.1 EDA與VHDL介紹FPGA

26、（Field-Programmable Gate Array 現場可編程門陣列）是近年來廣泛應用的超大規模、超高速的可編程邏輯器件，由于其具有高集成度（單片集成的系統門數達上千萬門）、高速（200MHz以上）、在線系統可編程等優點，為數字系統的設計帶來了突破性變革，大大推動了數字系統設計的單片化、自動化，提高了單片數字系統的設計周期、設計靈活性和可靠性。在超高速信號處理和實時測控方面有非常廣泛的應用。硬件描述語言HDL是一種用形式化方法描述數字電路和系統的語言。VHDL是硬件描述語言的幾種代表性語言的一種。VHDL（Very High Speed Integrated Circuit Hard

27、ware Description Language 即超高速集成電路硬件描述語言）主要用于描述數字系統的結構、行為、功能和接口，與其它的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了它成為系統設計領域最佳的硬件描述語言。用VHDL設計的程序，通過綜合工具產生網表文件，下載到目標器件，從而生成硬件電路。VHDL還是一種仿真語言，包括行為仿真、功能仿真和時序仿真，給系統設計各個階段的可行性做出了決策。2.1.1 FPGA發展歷程當今社會是數字化的社會，是數字集成電路廣泛應用的社會。數字集成電路本身在不斷地進行更新換代。它由早期的電子管、晶體管、小中規模集成電路、發展到超大規模集成電路

28、(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術的發展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統設計師們更愿意自己設計專用集成電路(ASIC)芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中，因而出現了現場可編程邏輯器件(FPLD)，其中應用最廣泛的當屬現場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD)。 早期的可編程邏輯器件只有可編程只讀存儲器(PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器(EEPROM)三種。由于結構的限制，它們只能完成簡單

29、的數字邏輯功能。其后，出現了一類結構上較復雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數字邏輯功能。典型的PLD由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與一或”表達式來描述，所以， PLD能以乘積和的形式完成大量的組合邏輯功能。這一階段的產品主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯)。 PAL由一個可編程的“與”平面和一個固定的“或”平面構成，或門的輸出可以通過觸發器有選擇地被置為寄存狀態。 PAL器件是現場可編程的，它的實現工藝有反熔絲技術、EPROM技術和EEPROM技術。還有一類結構更為靈活的邏輯器件是可編程邏輯陣列(PLA)，它也由一

30、個“與”平面和一個“或”平面構成，但是這兩個平面的連接關系是可編程的。 PLA器件既有現場可編程的，也有掩膜可編程的。 在PAL的基礎上，又發展了一種通用陣列邏輯GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。它采用了EEPROM工藝，實現了電可擦除、電可改寫，其輸出結構是可編程的邏輯宏單元，因而它的設計具有很強的靈活性，至今仍有許多人使用。 這些早期的PLD器件的一個共同特點是可以實現速度特性較好的邏輯功能，但其過于簡單的結構也使它們只能實現規模較小的電路。 為了彌補這一缺陷，20世紀80年代中期。 Altera和Xilinx分別推出了類似于PAL

31、結構的擴展型 CPLD(Complex Programmab1e Logic Device)和與標準門陣列類似的FPGA(Field Programmable Gate Array)，它們都具有體系結構和邏輯單元靈活、集成度高以及適用范圍廣等特點。這兩種器件兼容了PLD和通用門陣列的優點，可實現較大規模的電路，編程也很靈活。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點，因此被廣泛應用于產品的原型設計和產品生產(一般在10,000件以下)之中。幾乎所有應用門

32、陣列、PLD和中小規模通用數字集成電路的場合均可應用FPGA和CPLD器件。FPGA(現場可編程門陣列)與 CPLD(復雜可編程邏輯器件)都是可編程邏輯器件，它們是在PAL,GAL等邏輯器件的基礎之上發展起來的。同以往的PAL,GAL等相比較，FPGA的規模比較大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGA實際上就是一個子系統部件。這種芯片受到世界范圍內電子工程設計人員的廣泛關注和普遍歡迎。盡管FPGA和其它類型PLD的結構各有其特點和長處，但概括起來，它們是由三大部分組成的：一個二維的邏輯塊陣列，構成了PLD器件的邏輯組成核心；輸入/輸出塊；連線資源：由各種長度的連線線段組成，其中

33、也有一些可編程的連接開關，它們用于邏輯塊之間、邏輯塊與輸入/輸出塊之間的連接。FPGA芯片都是特殊的ASIC芯片，它們除了具有ASIC的特點之外，還具有以下幾個優點：（1）隨著VLSI(Very Large Scale IC，超大規模集成電路)工藝的不斷提高單一芯片內部可以容納上百萬個晶體管，FPGA芯片的規模也越來越大，其單片邏輯門數已達到上百萬門，它所能實現的功能也越來越強，同時也可以實現系統集成。（2）FPGA芯片在出廠之前都做過百分之百的測試，不需要設計人員承擔投資的風險和費用，設計人員只需在自己的實驗室里就可以通過相關的軟硬件環境來完成芯片的最終功能設計。所以，FPGA的資金投入小，

34、節省了許多潛在的花費。（3）用戶可以反復地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實現不同的功能。所以，用FPGA 試制樣片，能以最快的速度占領市場。 FPGA軟件包中有各種輸入工具和仿真工具，及版圖設計工具和編程器等全線產品，電路設計人員在很短的時間內就可完成電路的輸入、編譯、優化、仿真，直至最后芯片的制作。 當電路有少量改動時，更能顯示出FPGA的優勢。電路設計人員使用FPGA進行電路設計時，不需要具備專門的IC(集成電路)深層次的知識， FPGA軟件易學易用，可以使設計人員更能集中精力進行電路設計，快速將產品推向市場。2.1.2 VHDL語言介紹VHDL主要用于描述數字系

35、統的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可視部分,及端口）和內部（或稱不可視部分），一旦其內部開發完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。應用VHDL進行工程設計的優點是多方面的。（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行

36、為上描述和設計大規模電子系統的重要保證。（2）VHDL豐富的仿真語句和庫函數，使得在任何系統的設計早期就能查驗設計系統的功能可行性，隨時可對設計進行仿真模擬。（3）VHDL語句的行為描述能力和程序結構決定了他具有支持大規模設計的分解和已有設計的再利用功能。符合市場需求的大規模系統設計，高速的完成必須有多人甚至多個開發組共同并行工作才能實現的工程。（4）對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優化，并自動的把VHDL描述設計轉變成門級網表。（5）VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管最終設計實現的目標器件是什么，而進行獨立的設計。2.2

37、總體方案設計，本次設計中高速誤碼測試系統主要是完成連續的誤碼測試工作。硬件系統通過Altera Cyclone EP1C3T144C8作為主控制芯片和數據處理芯片，完成連續信號的的發送和接收，通過待測模塊，在線測試模塊的誤碼率。圖2-1誤碼檢測硬件方案由于在FPGA作為主芯片下，FPGA電源要求和外圍電路的電源要求，電源系統的也是設計的重點;另誤碼測試系統本身通過LED顯示和控制按鈕獨立的完成誤碼測試功能，這些就要求電路設計中，包含有測試接口的設計，指示電路的設計，通信電路的設計等。2.2誤碼率測試基本原理根據國際電信聯盟電信標準部門 ITU-TG702 建議，比特誤碼率是通信系統性能最基本的

38、測試，是指在一定的測試時間內，錯誤碼元的數量與總碼元數量的比值。表達式為：誤碼率=誤碼個數/碼元總數串行比特誤碼率測試儀是一個功能強大的工具，能夠分析通信行業中的系統和元器件，是通信以及高速集成電路(ICs)和光子元件設計及故障排除的重要工具。其直觀的操作和領先的性能能夠幫助設計者快速檢測系統性能。串行比特誤碼率測試儀能夠準確記錄誤碼的個數，并分析造成誤碼的原因。誤碼率測試儀的工作方式主要有幾個步驟：首先，以某種方法產生與發送碼組相同的本地碼組，本地碼組與發送碼組相位相同，將本地碼組作為比對標準；然后，將本地碼組與接收碼組逐位進行比較，并輸出誤碼脈沖信號，統計誤碼脈沖個數，計算最終的誤碼率。誤

39、碼測試的基本原理如圖所示圖2-2 誤碼測試基本原理圖2-2中的被測系統包括調制解調器、傳輸媒質以及交換設備等，是廣義的信道，通過檢測誤碼可以了解整個系統的性能。引起誤碼的原因不僅是噪聲干擾和線路的碼間串擾，還有可能是系統的收發設備以及其他部分引起的。由圖2-2知，碼型發生器和誤碼檢測器是誤碼測試儀的發送和接收部分。碼型發生器的功能是產生測試需要的各種序列，然后發送到被測設備，在發送的同時，可以插入一定的誤碼到發送碼中。發送部分所產生的測試碼必須是標準的測試信號，能夠很好的代替實際線路中的數據。接收部分接收被測系統發送回來的數據并進行預處理。誤碼檢測器的作用是產生與發送端相同的本地數據，在接收被

40、測系統發送回來的數據的同時啟動本地信號進行比對，并統計相應的誤碼。其比較方法是將碼元進行逐位比對，逐位比對過程如圖2-3所示。圖2-3 逐位比對過程由圖2-3可知，采用異或門對接收序列和測試儀產生的本地序列進行比對，如果兩序列相同，異或門輸出“0”，如果不同，異或門輸出“1”，同時記錄1個誤碼。本設計將采用逐位比較的方式，將接收到的數據首先存入寄存器中，然后通過接收數據提取出同步信號，控制本地數據和接收數據逐位進行比較，并計算相應的誤碼率。2.3偽隨機序列的原理及特點通信系統中，干擾通信質量的一個重要原因就是隨機噪聲，正因如此，人們很早就關注隨機噪聲。如果一個信道中具有隨機噪聲，那么就會使模擬

41、信號的輸出產生失真現象，數字信號的解調輸出出現誤碼現象，而且噪聲的存在會造成信噪比降低，同時會限制信道的傳輸容量。對于隨機噪聲，我們要采取一定的措施消除或使之減小，但我們也試圖產生隨機噪聲，并有效的利用隨機噪聲的特性，使通信更有效。 香農編碼理論提出，在信道容量大于信息速率的條件下，一定存在某種編碼方式，如果碼周期足夠長，就可以將原始的信號從收到的具有高斯噪聲干擾的信號中幾乎無誤的復制出來。香農理論同時指出，在一些特殊的情況下，可以采用具有白噪聲統計特性的信號進行編碼來提高通信的有效性。白噪聲的瞬時值符合正態分布，在較寬的頻帶范圍內其功率譜密度都是均勻的，具有很好的相關特性。 本設計采用離線監

42、測方式，所以測試儀自身必須能夠產生測試需要的測試碼，不但要求測試數據有很好的隨機特性，而且必須便于生成和統計。在通信工程應用中，最常采用的標準偽隨機序列模式就是最大線性反饋移位寄存器序列(m序列)，它具有很多特性，比如具有能夠使模擬數據“0”和“1”保持平衡的能力。較長的序列可以更好地近似隨機數據，并使設備測試更嚴格。這種數據易于產生，可以重復發送并能夠進行統計，所以可以用于統計測試當中。當對m序列本身進行比較時，如果序列有錯位，那么將得到50%的誤碼率。偽隨機序列中包含較多的長“0”和長“1”串，能夠很好地對設備進行壓力測試。m序列自相關系數見式(2-1)，其中n是m序列的長度。 (2-1)

43、由m序列的自相關系數公式可以看出，m序列具有很好的自相關特性。產生m序列的一般方式是采用線性反饋移位寄存器，通常要求寄存器級數盡量少，而且生成的數據盡可能長。如果反饋移位寄存器有n級，則產生2n-1長度的周期序列。生成m序列的反饋電路有兩種形式，分別為Galois和Fibonacci線性反饋移位寄存器。Galois和Fibonacci線性反饋移位寄存器原理如圖2-4和2-5所示。圖2-4 Galois 原理圖圖2-5 Fibonacci原理圖其中Ci (i=1，2，n)表示每一級的反饋系數，如果Ci=1說明該寄存器有參與反饋；如果Ci=0說明該級寄存器沒有參與反饋。保證C0和Cn不等于0，如果

44、C0=0就表示移位寄存器沒有反饋，如果Cn=0就表示寄存器變為n-1級或者是更少級的反饋移位寄存器。 Galois形式每兩個移位寄存器內進行異或操作，這就使得在節點增多的情況下，序列的生成速度不會降低。 Fibonacci方式在寄存器外進行異或操作，節點少時，會提高反饋速度，主要是序列同步比較簡單。 上述反饋移位寄存器是線性遞歸函數，一旦確定反饋系數和級數之后，就確定了輸出序列的周期和組成方式。m序列的一個重要特點就是任意一個m序列的循環位移同樣是一個m序列。反饋移位寄存器的級數n不同，則m序列的反饋系數也不同，對于m序列最重要的是要確定移位寄存器的連接方式。分析兩種形式的反饋移位寄存器，本設

45、計采用Fibonacci反饋移位寄存器生成m序列。2.4硬件電路設計方案選擇高速誤碼測試系統的設計在現階段有很多的實現方式，傳統的誤碼測試是基于軟件模擬，檢測相當耗時，不適合目前高速數字通信系統性能，甚至更高速率的測試。傳統的誤碼測試方案實現主要以軟件方式，或者FPGA和單片機，再者FPGA和外部高速并串芯片實現，要么速率達不到要求，要么實現起來電路設計或邏輯設計龐大。現今FPGA芯片的的高速發展，采用FPGA作為系統的核心控制器件。將物理層上的各協議層的功能集中到FPGA內部實現，提高了系統的集成度，同時也減少了硬件和軟件設計的復雜度。基于FPGA為核心的誤碼測試系統設計方案，現階段FPGA

46、芯片的的高速發展，系統具有高集成度和可擴展性，并可以隨時升級，因此，采用FPGA進行誤碼測試系統硬件設計成為最佳選擇。本誤碼測試系統需要內部數據并串獲得更高的速率，并且通過外圍電路控制完成數據發送與接收，數據通過外部測試設備，達到儀器本身接收端與目標碼比對完成誤碼測試的功能。在配置 FPGA 時，能夠創建一個用作軟件用途的硬件，同時采用這種方式進行連接。隨著先進工具的不斷出現，系統設計者創建 FPGA 的速度也變得越來越快，而且能夠輕易地將它應用到各種場合。FPGA 不同于處理器，它運用專用邏輯處理硬件，不需要操作系統。由于 FPGA 采用的是平行的處理路徑的方式，所以即使存在不同的操作也不會

47、在相同的處理資源上相互爭奪，這就明顯使處理速度大大提高，如果要在不同速率下同時運行多個控制回路，采用一個 FPGA 設備就可以實現。而且 FPGA 的可重構性，使設計的靈活性大大提高。3.功能設計本章具體介紹誤碼率測試儀的基本功能的設計方法以及各部分的具體電路設計。主要包括 FPGA 內部的碼型發生單元，誤碼插入單元、誤碼檢測單元，同步單元，誤碼計數單元，模擬信道單元和顯示單元組成。3.1基本功能設計本節將介紹各個功能模塊的功能和實現的核心代碼等。3.1.1偽隨機碼型發生單元設計碼型發生單元主要描述的是偽隨機序列產生模塊，偽隨機序列產生有兩種方式：串行和并行。本節主要研究串行偽隨機序列的產生方

48、法，編寫偽隨機序列的產生代碼。（1）串行 m 序列生成模塊串行方式生成的m序列可以用于低速測試，在低速測試時，將測試數據通過接口直接發送到被測設備，不需要經過高速收發器進行轉換。本設計采用線性反饋移位寄存器的方式設計m序列生成電路。在設計m序列時，關鍵是首先要確定寄存器的反饋方式，根據m序列本原多項式確定本設計的不同長度偽隨機序列。移位寄存器的連接方式見表3-1。表3-1 移位寄存器連接方式以27-1偽隨機序列為例，介紹串行m序列的生成方法。由表3-1可知，27-1偽隨機序列的本原多項式為f ( x)=1+x6+x7，表示寄存器的第七級和第六級參與反饋，其VHDL核心代碼如下：3.1.2誤碼插

49、入單元誤碼插入單元主要實現在發送碼中插入一定的誤碼，可以實現單一誤碼插入或者是插入一定比例的誤碼，插入一個誤碼的原理主要是對一個正確的碼元取反，就是在隨機序列產生模塊的輸出端設計一個取反電路，當選擇插入一個誤碼時，取反電路開始工作，插入一個誤碼。 也可以在發從的碼中插入一定比例的誤碼，其VHDL核心代碼如下：process(clk)beginif rising_edge(clk)then case cnt_m is-取反12位when 11 =>m_o<=not m_i;when 33 =>m_o<=not m_i;when 55=>m_o<=not m_i

50、;when 88 =>m_o<=not m_i;when 111 =>m_o<=not m_i;when 133 =>m_o<=not m_i;when 155 =>m_o<=not m_i;when 166 =>m_o<=not m_i;when 199 =>m_o<=not m_i;when 211 =>m_o<=not m_i;when 233 =>m_o<=not m_i;when 245 =>m_o<=not m_i;when others=>m_o<=m_i;en

51、d case;end if;end process;3.1.3誤碼檢測單元設計誤碼檢測單元及誤碼統計模塊集成在一個模塊里。同步信號提取及狀態檢測是誤碼統計的前提，該部分將在接下來進行介紹。誤碼統計模塊統計誤碼個數。本節主要設計誤碼檢測單元的各部分邏輯模塊。下面是本模塊的核心代碼。process(clk，rst，start)beginif rst='0'thenm<=0;cnt<=1;elsif rising_edge(clk)thenif start='0' thenm<=0;cnt<=1;else-同步成功使能有效時if cnt>

52、=255 then-循環255個時鐘周期內，對比接收和本地M序列，統計誤碼數err_cnt<=m;cnt<=1;m<=0;elsecnt<=cnt+1;end if;if m_1 /= m_loc then-對比不相同，誤碼數+1m<=m+1;end if;end if;end if;end process;3.1.4同步模塊在接收端，要產生與發送端相同的 m 序列，然后進行兩列數據的對比統計，這就要求兩列數據具有相同的時鐘控制，以保證數據相位的一致性和狀態的一致性。在串行測試時，采用數字鎖相環的方式提取出同步信號，同步信號同時控制本地 m 序列生成模塊以及誤碼檢

53、測的其他模塊工作。本模塊采用了狀態機進行功能實現，其狀態轉移圖如下圖3-1 狀態關系轉移圖在該模塊中，st0為初始狀態，對收到的一串碼和本地產生的偽隨機碼進行比對，如果連續的7個碼中誤碼數不超過3個就認為本地的碼和接受到的碼已經同步，可以進行誤碼計數。St1的功能是比對本地和接收到的碼，對其進行計數，用于st2判斷誤碼的個數，st3是本地碼和接收碼未同步，對本地碼進行暫停一個周期，加快對同步的檢測。3.1.5顯示模塊該顯示模塊是對255個時鐘周期內的誤碼個數進行顯示，通過部分使用的是8段數碼管，顯示的有效值是誤碼的個數。該核心代碼包括數碼管的掃描，有效位數的提取等核心程序。其代碼如下proce

54、ss(clk)variable m: integer range 0 to 24999;begin if rising_edge(clk)then-產生數碼管顯示使能跳轉時鐘if m=24999 then m:=0;clk_1k<=not clk_1k;elsem:=m+1;end if;end if;end process;-process(clk，rst，err_cnt)beginif rst='0'thend3<=0;d2<=0;d1<=0;err<=err_cnt;-載入誤碼數elsif rising_edge(clk)then-提取各位顯

55、示數據if err>=100 thenerr<=err-100;d3<=d3+1;elseif err>=10 thenerr<=err-10;d2<=d2+1;else-err<=err_cnt;d1<=err;end if;end if;end if;end process;-process(clk_1k)beginif rising_edge(clk_1k)thenif cnt=3 thencnt<=1;elsecnt<=cnt+1;end if;end if;end process;-process(clk)beginif rising_edge(clk)then case cnt iswhen 3=> scan<="011" data<