1、CPLD/FPGA應用開發技術實驗指導實驗二 計數器及時序電路一、 實驗目的：1、 了解時序電路的VHDL語言設計方法。2、 了解同步計數器的使用方法。3、 理解時序電路和同步計數器加譯碼電路的聯系，設計任意編碼計數器。二、 實驗設備：1、 PC機2、 EDA實驗箱（主芯片是ALTERA EPM7128SLC84-15）。三、 實驗內容：1、 用VHDL語言輸入法設計一個同步四位二進制加法計數器和六進制同步計數器。2、 用74LS161兩個宏連接成八位二進制同步計數器。3、 用74LS161宏，同時采用清零和置數法組成六進制和十二進制計數器。四、 實驗步驟：1、 采用文本編輯器輸入VHDL語言

2、源程序，或采用原理圖輸入法從MF庫中調用器件74161，生成原理圖，之后建立工程。2、 編譯。3、 仿真。4、 對芯片進行編程。5、 根據管腳分配情況連線。（1） 根據芯片特點，管腳分配時一般將時鐘信號分配給83腳，復位信號分配給1腳。若有使能信號，使能信號分配給84腳。（2） 時鐘信號的連接：將實驗板上提供的時鐘與芯片的83腳相連。（3） 復位信號的連接：將實驗板上的某按鍵開關輸出與芯片的1腳相連。（4） 將計數器的輸出端分別與LED燈相連。6、 按動復位鍵，觀察實驗結果。7、 改變輸入時鐘信號的頻率，觀察實驗結果。五、 實驗報告要求：1、 給出電路的VHDL描述或電路原理圖、仿真結果。2、

3、 采用原理圖輸入法進行設計時，說明設計思路。3、 說明仿真波形圖中輸入數據的給定依據。4、 說明物理連線情況。5、 時鐘頻率改變后，實驗結果有何變化。實驗過程：1用VHDL語言輸入法設計一個同步四位二進制加法計數器和六進制同步計數器。同步四位二進制加法計數器:程序代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bao isport(clr,clk:in std_logic;y:buffer std_logic_vector(3 downto 0;end bao;architec

4、ture SU of bao isbeginprocess(clr,clkbeginif(clr='1' then y<="0000"elsif(clk'event and clk='1' thenif y="1111" then y<="0000"else y<=y +1;end if;end if;end process;end SU;初步編譯結果：有三個錯誤：1、 第四行代碼后多了一個分號；2、 文件名和實體名不符：3、 少了一個END IF； 編譯無誤：仿真結果：在自己

5、電腦上得到仿真結果：六進制同步計數器：程序代碼：library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bao isport(clr,clk:in std_logic;y:buffer std_logic_vector(3 downto 0;end bao;architecture SU of bao isbeginprocess(clr,clkbeginif(clr='1' then y<="0000"elsif(clk'event and clk='1' thenif y="0101" then y<="0000"else y<=y +1;end if;end if;end process;end SU;仿真結果：2、 用74LS161兩個宏連接成八位二進制同步計數器原理圖：仿真結果：3、 用74LS1