1、 課 程 設 計 說 明 書題目： 鬧鐘 學院（系）：年級專業：學 號：學生姓名：指導教師：教師職稱：目 錄第1章 摘要1第2章 設計方案 2.1 VHDL簡介 2.2 設計思路第3章 模塊介紹第4章 Verilog HDL設計源程序第5章 波形仿真圖第6章 管腳鎖定及硬件連線心得體會 17參考文獻 18第一章 摘要 在當今社會，數字電路產品的應用在我們的實際生活中顯得越來越重要，與我們的生活聯系愈加緊密，例如計算機、儀表、電子鐘等等，使我們的生活工作較以前的方式更加方便、完善，帶來了很多的益處。 在此次EDA課程，我的設計課題是鬧鐘，使用VHDL語言進行編程完成。報告書主要由設計方案、模塊介

2、紹、設計源程序、仿真波形圖和管腳鎖定及硬件連線四部分組成。設計方案主要介紹了我對于設計課題的大致設計思路，之后各個部分將會詳細介紹設計組成及程序。第二章 設計方案§2.1 VHDL簡介數字電路主要是基于兩個信號（我們可以簡單的說是有電壓和無電壓），用數字信號完成對數字量進行算術運算和邏輯運算的電路我們稱之為數字電路，它具有邏輯運算和邏輯處理等功能，數字電路可分為組合邏輯電路和時序邏輯電路。EDA技術，就是以大規模可編程邏輯器件為設計載體，以硬件描述語言為系統邏輯描述的主要表達方式，以計算機、大規模可編程邏輯器件的開發軟件及實驗開發系統為設計工具，通過有關的開發軟件，自動完成用軟件的方

3、式設計的電子系統到硬件系統的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優化、邏輯布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統或專用集成芯片的一門新技術。利用EDA技術進行電子系統的設計，具有以下幾個特點： 用軟件的方式設計硬件； 用軟件方式設計的系統到硬件系統的轉換是由有關的開發軟件自動完成的； 設計過程中可用有關軟件進行各種仿真； 系統可現場編程，在線升級； 整個系統可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術是現代電子設計的發展趨勢。EDA技術伴隨著計算機、集成電路、電子系統設計的發展，經歷了計算機輔助設計(Comp

4、uter Assist Design，簡稱CAD)、計算機輔助工程設計(Computer Assist Engineering Design，簡稱CAE)和電子設計自動化(Electronic Design Automation，簡稱EDA)三個發展階段。常用的硬件描述語言有VHDL、Verilog、ABEL。EDA技術是隨著集成電路和計算機技術的飛速發展應運而生的一種高級、快速、有效的電子設計自動化工具。它是為解決自動控制系統設計而提出的，從70年代經歷了計算機輔助設計（CAD），計算機輔助工程（CAE），電子系統設計自動化（ESDA）3個階段。前兩個階段的EDA產品都只是個別或部分的解決了

5、電子產品設計中的工程問題；第三代EDA工具根據工程設計中的瓶頸和矛盾對設計數據庫實現了統一管理，并提出了并行設計環境概念，提供了獨立于工藝和廠家的系統級的設計工具。EDA關鍵技術之一就是采用硬件描述語言對硬件電路進行描述，且具有系統級仿真和綜合能力。目前應用比較廣泛的硬件描述語言就是Verilog HDL。2 Verilog HDL簡介Verilog HDL是目前大規模集成電路設計中最具代表性、使用最廣泛的硬件描述語言之一。具有如下特點：（1） 能夠在不同的抽象層次上，如系統級、行為級、RTL級、門級和開關級，對設計系統進行精確而簡練的描述。（2）能夠在每個抽象層次的描述上對設計進行仿真驗證，

6、及時發現及時發現可能存在的錯誤，縮短設計周期，并保存整個設計過程的正確性。（3）由于代碼描述與工藝過程實現無關，便于設計標準化，提高設計的可重用性。如國有C語言的編程基礎經驗，只需很短的時間就能學會和掌握Verilog HDL，因此，Verilog HDL可以作為學習HDL設計方法的入門和基礎。§2.2 設計思路一、設計要求1、設計簡易的一分鐘鬧鐘；2、可手動輸入定時時間（059s），如30s；3、兩個動態數碼管上跟蹤顯示時間的變化：如30，29，28到了指定時間蜂鳴器發出5s的提示音；4、采用2個動態數碼管顯示時間；5、用蜂鳴器發出提示音；6、撥碼開關設置定時時間。二、設計思路根據

7、上述的設計要求，整個系統大致包括如下幾個組成部分：它包括以下幾個組成部分：1） 顯示屏，由2個七段動態數碼管組成，用于顯示當前設置的鬧鐘時間并進行跟蹤顯示；2)6個撥碼開關，用于輸入鬧鐘時間；3)復位鍵，確定新的鬧鐘時間設置，或顯示已設置的鬧鐘時間；4)蜂鳴器，在當前時鐘時間與鬧鐘時間相同時，發出報警聲。第三章 模塊介紹一、計時模塊此模塊共有6個撥碼開關作為輸入信號，當開關無輸入時，都處于低電平狀態，D5、D4、D3、D2、D1和D0是并行數據輸入端，CRN是異步復位輸入端，LDN是預置控制輸入端。當開關有輸入時，會產生一個六位的二進制輸出信號num，此信號表示動作的開關序號，它是作為動態顯示

8、模塊的輸入信號。二、數碼顯示模塊這個模塊有兩個輸入信號和兩個輸出信號。其中一個是信號輸入模塊的輸出num作為輸入，另外一個是時鐘輸入端，作為掃描數碼管的頻率信號，采用1024HZ的中高頻信號。輸出信號為SS0、SS1、SS2，是動態數碼管的片選段。三、報警模塊報警模塊共有兩個輸入信號ET和CLK1，一個輸出信號COUT。當從信號輸入模塊檢測到有開關輸入時，ET信號已置1，CLK上升沿到來時，程序將COUT置1，蜂鳴器發出時間為10s的報警信號，時間到達后，跳出循環，蜂鳴器停止報警。四、頂層模塊頂層模塊的作用是將各個模塊組合到一起，從而實現最終的功能。其輸入即為各個模塊的輸入，一個時鐘信號，還有

9、6個撥碼開關的輸入，其輸出為數碼管顯示和報警器。第四章Verilog HDL設計源程序一、計時模塊module counter(LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,Q,OC);input LDN,D5,D4,D3,D2,D1,D0,CLK,CRN;output5:0 Q;output OC;reg OC;reg5:0 Q;reg5:0 Q_TEMP;reg3:0 NUM;always(posedge CLK or negedge CRN)begin if(CRN) Q_TEMP=6'b000000;else if(LDN) beginQ_TEMP=D5,D4,D

10、3,D2,D1,D0;NUM=4'b0000;endelse if(Q_TEMP<6'b111100&&Q_TEMP>6'b000000) beginif(NUM<4'b1000&&NUM>=4'b0000)NUM=NUM+1;else NUM=4'b0001;if(NUM=4'b1000)Q_TEMP=Q_TEMP-1;endelse Q_TEMP=6'b000000;endalwaysbegin if(Q_TEMP=6'b000000&&LDN)

11、OC=1'b1;else OC=1'b0;Q=Q_TEMP;endendmodule二、數碼顯示模塊module showtime(A,Q,CLKM,SS0,SS1,SS2);input5:0 A;input CLKM;output6:0 Q;output SS0,SS1,SS2;reg6:0 Q;reg SS0,SS1,SS2;reg M;reg5:0 B;reg5:0 C;always(posedge CLKM)beginM=M+1;endalwaysbeginif(A<='b001001)beginB=A;C=0;endelse if(A>'b

12、001001&&A<='b10011)beginB=A-10;C=1;endelse if(A>'b10011&&A<='b11101)beginB=A-20;C=2;endelse if(A>'b11101&&A<='b100111)beginB=A-30;C=3;endelse if(A>'b100111&&A<='b110001)beginB=A-40;C=4;endelse if(A>'b110001&&

13、amp;A<='b111011)beginB=A-50;C=5;endelse if(A='b111100)beginB=0;C=6;endif(M='b1)beginSS0=1;SS1=0;SS2=0;case(B)'b000000:Q='b0111111;'b000001:Q='b0000110;'b000010:Q='b1011011;'b000011:Q='b1001111;'b000100:Q='b1100110;'b000101:Q='b1101101;&#

14、39;b000110:Q='b1111101;'b000111:Q='b0000111;'b001000:Q='b1111111;'b001001:Q='b1101111;default:Q='b0111111;endcaseendelse if(M='b0)beginSS0=0;SS1=0;SS2=0;case(C)'b000000:Q='b0111111;'b000001:Q='b0000110;'b000010:Q='b1011011;'b000011:Q=&#

15、39;b1001111;'b000100:Q='b1100110;'b000101:Q='b1101101;'b000110:Q='b1111101;default:Q='b0111111;endcaseendendendmodule三、報警模塊module speaker(CLK1,ET,COUT);input CLK1,ET;output COUT;reg COUT;reg5:0 TEMP;always(posedge CLK1)begin if(ET) TEMP=6'b000000;else if(TEMP<6'

16、;b101001&&TEMP>=6'b000000) TEMP=TEMP+1;else TEMP=6'b101001;endalwaysbeginif(TEMP<6'b101001&&TEMP!=6'b000000) COUT=1'b1;else COUT=1'b0;endendmodule四、頂層模塊module timer(LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,CLK1,COUT,LED,SS0,SS1,SS2,CLKM);input LDN,D5,D4,D3,D2,D1,D0

17、,CLK,CRN,CLK1,CLKM;output6:0 LED;output COUT,SS0,SS1,SS2; wire X6;wire5:0 X;counter u1(.LDN(LDN),.D5(D5),.D4(D4),.D3(D3),.D2(D2),.D1(D1),.D0(D0),.CLK(CLK),.CRN(CRN),.Q(X5:0),.OC(X6);showtime u2(.A(X5:0),.Q(LED6:0),.CLKM(CLKM),.SS0(SS0),.SS1(SS1),.SS2(SS2);speaker u3(.CLK1(CLK1),.ET(X6),.COUT(COUT);e

18、ndmodule第五章 波形仿真圖一、計時模塊波形仿真圖二、報警模塊波形仿真圖三、頂層模塊波形仿真圖第六章 管腳鎖定及硬件連線一、管腳鎖定CLK>chip=timer;Input Pin=75CLKM>chip=timer:Input Pin=83CLK1> chip=timer;Input Pin=85COUT> chip=timer;Output Pin=38CRN> chip=timer;Input Pin=39DO> chip=timer;Input Pin=53D1> chip=timer;Input Pin=47D2> chip=ti

19、mer;Input Pin=46D3> chip=timer;Input Pin=45D4> chip=timer;Input Pin=44D5> chip=timer;Input Pin=41LDN> chip=timer;Input Pin=40LED0> chip=timer;Output Pin=173LED1> chip=timer;Output Pin=174LED2> chip=timer;Output Pin=175LED3> chip=timer;Output Pin=176LED4> chip=timer;Output Pin=177LED5> chip=timer;Output Pin=179LED6> chi