1、武漢理工大學數字通信系統課程設計課程設計任務書學生姓名： COBE 專業班級： 電信1333班 指導教師： 工作單位： 信息工程學院 題 目: 2FSK數字信號頻帶傳輸系統的設計與建模 初始條件：（1）MAX+plus、Quartus II、ISE等軟件；（2）課程設計輔導書：通信原理課程設計指導（3）先修課程：數字電子技術、模擬電子技術、電子設計EDA、通信原理要求完成的主要任務: （包括課程設計工作量及其技術要求，以及說明書撰寫等具體要求）（1）課程設計時間：；（2）課程設計題目：2FSK數字信號頻帶傳輸系統的設計與建模；（3）本課程設計統一技術要求：按照要求對題目進行邏輯分析，了解2FS

2、K數字信號的產生方法，畫出FSK調制解調的方框圖，編寫VHDL語言程序，上機調試、仿真，記錄實驗結果波形，對實驗結果進行分析； （4）課程設計說明書按學校“課程設計工作規范”中的“統一書寫格式”撰寫，并標明參考文獻至少5篇；（5）寫出本次課程設計的心得體會（至少500字）。時間安排：第19周參考文獻： 江國強.EDA技術與應用. 北京：電子工業出版社，2010 John G. Proakis.Digital Communications. 北京：電子工業出版社，2011指導教師簽名： 年 月 日系主任（或責任教師）簽名： 年 月 日本科生課程設計成績評定表姓 名性 別專業班級課程設計題目：2F

3、SK數字信號頻帶傳輸系統的設計與建模課程設計答辯或質疑記錄：成績評定依據：最終評定成績（以優、良、中、及格、不及格評定） 指導教師簽字： 年 月 日目 錄1 設計要求分析1 1.1 題目的意義1 1.2 設計要求12 FSK設計的原理與方案2 2.1 FSK的調制2 2.1.1 直接調頻法2 2.1.2 頻率鍵控法2 2.1.3 基于FPGA的FSK調制方案3 2.2 FSK的解調3 2.2.1 同步（相干）解調法3 2.2.2 FSK濾波非相干解調法4 2.2.3 基于FPGA的FSK解調方案43 FSK設計的程序與仿真5 3.1 FSK基于VHDL語言調制5 3.1.1 FSK調制程序5

4、3.1.2 FSK調制仿真6 3.2 FSK基于VHDL語言解調10 3.2.1 FSK調制程序10 3.2.2 FSK調制仿真114 FSK基于FPGA實物測試14 4.1 FPGA原理圖及其引腳分配14 4.1.1 數碼管電路介紹14 4.1.2 按鍵電路介紹15 4.1.3 LED電路介紹16 4.2 FPGA程序17 4.3 FPGA結果演示195 課程設計心得206 參考文獻21武漢理工大學數字通信系統課程設計1 設計要求分析1.1 題目的意義數字調制技術是現代通信的一個重要內容，在數字通信系統中,由于數字信號具有豐富的低頻成份，不宜進行無線傳輸或長距離電纜傳輸，因而需要將基帶信號進

5、行數字調制(Digital Modulation)。數字調制同時也是數字信號頻分復用的基本技術。數字調制與模擬調制都屬于正弦波調制，但是，數字調制是調制信號為數字型的正弦波調制,因而數字調制具有自身的特點,一般說來數字調制技術分為兩種類型：一是把數字基帶信號當作模擬信號的特殊情況來處理；二是利用數字信號的離散取值去鍵控載波，從而實現數字調制。后一種方法通常稱為鍵控法。例如可以對載波的振幅、頻率及相位進行鍵控，便可獲得振幅鍵控(ASK)、移頻鍵控(FSK)、相移鍵控(PSK)等調制方式。移頻鍵控(FSK)是數字信息傳輸中使用較早的一種調制形式，它由于其抗干擾及衰落性較好且技術容易實現，因而在集散

6、式工業控制系統中被廣泛采用。以往的鍵控移頻調制解調器采用“定功能集成電路+連線”式設計；集成塊多，連線復雜，容易出錯，且體積較大，本設計采用Lattice公司的FPGA芯片，有效地縮小了系統的體積，降低了成本，增加了可靠性，同時系統采用VHDL語言進行設計，具有良好的可移植性及產品升級的系統性。1.2 設計要求1.了解了FSK信號的基本概念后，利用Quartus II軟件中的VHDL語言對2FSK頻移鍵控系統就行調制、解調的程序設計。2.程序設計運行成功后，在利用VHDL語言對FSK頻移鍵控系統進行調制、解調的波形仿真。3.最后通過VHDL語言制作出FSK頻移鍵控系統調制、解調的電路圖。1武漢

7、理工大學數字通信系統課程設計2 FSK設計的原理與方案2.1 FSK的調制頻移鍵控即FSK（FrequencyShift Keying）數字信號對載波頻率調制，主要通過數字基帶信號控制載波信號的頻率來來傳遞數字信息。在二進制情況下，“1”對應于載波頻率，“0”對應載波頻率，但是它們的振幅和初始相位不變化。FSK信號產生的兩種方法：2.1.1直接調頻法用二進制基帶矩形脈沖信號去調制一個調頻器，使其輸出兩個不同頻率的碼元。一般采用的控制方法是：當基帶信號為正時（相當于“1”碼），改變振蕩器諧振回路的參數（電容或者電感數值），使振蕩器的振蕩頻率提高（設為f1）；當基帶信號為負時（相當于“0”碼），改

8、變振蕩器諧振回路的參數（電容或者電感數值），使振蕩器的振蕩頻率降低（設為f2）；從而實現了調頻。這種方法產生的調頻信號是相位連續的，雖然實現方法簡單，但頻率穩定度不高，同時頻率轉換速度不能做得太快，但是其優點是由調頻器所產生的FSK信號在相鄰碼元之間的相位是連續的。2.1.2頻率鍵控法頻率鍵控法也稱頻率選擇法。它有兩個獨立的振蕩器，數字基帶信號控制轉換開關，選擇不同頻率的高頻振蕩信號實現FSK調制。圖1 頻率健控法原理框圖鍵控法產生的 FSK信號頻率穩定度可以做得很高并且沒有過渡頻率，它的轉換速度快，波形好。頻率鍵控法在轉換開關發生轉換的瞬間，兩個高頻振蕩的輸出電壓通常不可能相等，于是uFSK

9、（t）信號在基帶信息變換時電壓會發生跳變，這種現象也稱為相位不連續，這是頻率鍵控特有的情況。2.1.3 基于FPGA的FSK調制方案圖2 FSK調制方框圖圖3 FSK調制電路符號2.2 FSK的解調數字頻率鍵控（FSK）信號常用的解調方法有很多種如：2.2.1 同步（相干）解調法在同步解調器中，有上、下兩個支路，輸入的FSK信號經過和兩個帶通濾波器后變成了上、下兩路ASK信號，之后其解調原理與ASK類似，但判決需對上、下兩支路比較來進行。假設上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準則是：圖4 相干解調法原理框圖接收信號經過并聯的兩路帶通濾波器進行濾波與本地相干載波相乘和包絡檢波

10、后，進行抽樣判決，判決的準則是比較兩路信號包絡的大小。假設上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準則是：如果上支的信號包絡較大，則判決為“1”；反之，判決為收到為“0”。 2.2.2 FSK濾波非相干解調法輸入的FSK中頻信號分別經過中心頻為、的帶通濾波器，然后分別經過包絡檢波，包絡檢波的輸出在t=kTb時抽樣（其中k為整數），并且將這些值進行比較。根據包絡檢波器輸出的大小，比較器判決數據比特是1還是0。圖5 非相干解調法原理框圖2.2.3 基于FPGA的FSK解調方案圖6 FSK解調方框圖圖7 FSK解調電路符號22武漢理工大學數字通信系統課程設計3 FSK設計的程序與仿真3

11、.1 FSK基于VHDL語言調制3.1.1 FSK調制程序文件名： FSKTZ-功能：基于VHDL硬件描述語言，對基帶信號進行FSK調制LIBRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FSKTZ IS PORT(CLK:IN STD_LOGIC;-系統時鐘 START:IN STD_LOGIC;-開始調制信號 X:IN STD_LOGIC;-基帶信號 Y:OUT STD_LOGIC);-調制信號END FSKTZ;ARCHIT

12、ECTURE BEHAV OF FSKTZ ISSIGNAL Q1:INTEGER RANGE 0 TO 11;-載波信號F1的分頻計數器SIGNAL Q2:INTEGER RANGE 0 TO 3;-載波信號F2的分頻計數器SIGNAL F1,F2:STD_LOGIC;-載波信號F1，F2 BEGIN PROCESS(CLK)-產生載波F1 BEGIN IF (CLK'EVENT AND CLK='1') THEN IF START='0' THEN Q1<=0; ELSIF Q1<=5 THEN F1<='1'Q1&

13、lt;=Q1+1;-改變Q1可以改變載波F1-的占空比 ELSIF Q1=11 THEN F1<='0'Q1<=0; ELSE F1<='0'Q1<=Q1+1; END IF; END IF; END PROCESS; PROCESS(CLK)-產生載波F2 BEGIN IF (CLK'EVENT AND CLK='1') THEN IF START='0' THEN Q2<=0; ELSIF Q2=1 THEN F2<='0'Q2<=0; ELSIF Q2<

14、=0 THEN F2<='1'Q2<=Q2+1; ELSE F2<='0'Q2<=Q2+1; END IF; END IF; END PROCESS; PROCESS(CLK,X)-此進程完成對基帶信號的FSK調制 BEGIN IF (CLK'EVENT AND CLK='1') THEN IF X='0' THEN Y<=F1;-X=0時，輸出F1 ELSE Y<=F2;-X=1時，輸出F2 END IF; END IF; END PROCESS;END BEHAV;3.1.2 FSK

15、調制仿真工程編譯通過后，必須對其功能和時序性能進行仿真測試，以驗證設計結果是否滿足設計要求。整個時序仿真測試流程一般有建立波形文件、輸入信號節點、設置波形參數、編輯輸入信號、波形文件存盤、運行仿真器和分析方針波形等步驟。假設需要調制的二進制序列為1 1 0 1 0 0 1 0 1 1 0 0 1，且碼元寬度為480ns。一、FSK調制波形仿真建立仿真測試波形文件。選擇Quartus II主窗口的File菜單的New選項，在彈出的文件類型編輯對話框中，選擇Other Files中的Vector Weaveform File項，單擊OK按鈕，即出現如圖8所示的波形文件編輯窗口。圖8 波形文件編輯窗

16、口設置仿真時間區域。對于時序仿真測試來說，將仿真時間設置在一個合理的時間區域內是十分必要的，通常設置的時間區域將視具體的設計項目而定。設計中整個仿真時間區域設為6us、時間軸周期為40ns，其設置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設置結束。輸入工程信號節點選擇View菜單中的Utility Windows項的Node Finder，即可彈出如圖4.1.2所示的對話框，在此對話框Filter項中選擇Pins:all&Registers:Post-fitti

17、ng，然后單擊List按鈕，于是在下方的Nodes Found窗口中出現設計中的PL_FSK工程的所有端口的引腳名。用鼠標將時鐘信號節點clk、start、x、q1、f1、q2、f2和y分別拖到波形編輯窗口，如圖9所示，此后關閉Nodes Found窗口即可。圖9 FSK調制波形編輯器輸入信號窗口設計信號波形。單擊圖9左側的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標在波形編輯窗口單擊（右擊為放大，左擊為縮小），使仿真坐標處于適當位置。單擊圖9窗口的時鐘信號clk使之變成藍色條，再單擊右鍵，選擇Value設置中的Count Value項，設置clk為連續變化的二進制值，初始值為“0

18、”。單擊start使之變成藍色，再單擊右鍵，選擇Value設置中的Forcing High項，使start變成高電平信號。單擊x使之變成藍色，再單擊右左側Waveform Editing按鈕，把x變成高低電平連續變化信號。文件存盤選擇File中的Save as項，將波形文件以默認名FSKTZ.vwf存盤即可。 所有設置完成后，即可啟動仿真器ProcessingStart Simulation直到出現Simulation was successful，仿真結束。仿真波形輸出文件FSKTZ Simulation Report將自動彈出如圖10所示。注意，Quartus II的仿真波形文件中，波形編

19、輯文件（*.vwf）與波形仿真報告輸出文件（Simulation Report）是分開的，而Maxplus II的激勵波形編輯文件與波形仿真報告輸出文件是合二為一的。圖10 FSK調制VHDL程序仿真全圖圖11 FSK調制VHDL程序仿真局部放大圖二、FSK調制電路FSK調制電路如圖12所示：圖12 FSK調制電路圖Quartus II可實現硬件描述語言或網表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）對應的RTL電路圖的生成。其方法為：選擇ToolsRTL Viewer，可以打開FSKTZ工程個層次的RTL電路圖，雙擊圖形中有關模塊，或選擇左側各項，可了解個層次的電路結

20、構。3.2 FSK基于VHDL語言解調3.2.1 FSK解調程序文件名：FSKJT-功能：基于VHDL硬件描述語言，對基帶信號進行FSK解調LIBRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FSKJT IS PORT(CLK:IN STD_LOGIC;-系統時鐘 START:IN STD_LOGIC;-同步信號 X:IN STD_LOGIC;-調制信號 Y:OUT STD_LOGIC);-基帶信號END FSKJT;ARCHIT

21、ECTURE BEHAV OF FSKJT ISSIGNAL Q:INTEGER RANGE 0 TO 11;-分頻計數器SIGNAL XX:STD_LOGIC;-寄存器SIGNAL M:INTEGER RANGE 0 TO 5;-計數器 BEGIN PROCESS(CLK) BEGIN IF (CLK'EVENT AND CLK='1') THEN XX<=X;-在CLK信號上升沿時-X信號對中間信號XX賦值 IF START='0' THEN Q<=0;-IF語句完成對Q的循環計數 ELSIF Q=11 THEN Q<=0; ELS

22、E Q<=Q+1; END IF; END IF; END PROCESS; PROCESS(XX,Q)-此進程完成對FSK解調 BEGIN IF Q=11 THEN M<=0;-M計數器清零 ELSIF Q=10 THEN IF M<=3 THEN Y<='0' -IF語句通過對M大小，來判決Y輸出的電平 ELSE Y<='1' END IF; ELSIF XX'EVENT AND XX='1' THEN M<=M+1; -計XX信號的脈沖個數 END IF; END PROCESS;END BEHA

23、V;3.2.2 FSK解調仿真工程編譯通過后，必須對其功能和時序性能進行仿真測試，以驗證設計結果是否滿足設計要求。整個時序仿真測試流程一般有建立波形文件、輸入信號節點、設置波形參數、編輯輸入信號、波形文件存盤、運行仿真器和分析方針波形等步驟。以FSK調制的輸出作為FSK解調的輸入。一、FSK解調波形仿真建立仿真測試波形文件。選擇Quartus II主窗口的File菜單的New選項，在彈出的文件類型編輯對話框中，選擇Other Files中的Vector Weaveform File項，單擊OK按鈕，即出現波形文件編輯窗口。設置仿真時間區域。對于時序仿真測試來說，將仿真時間設置在一個合理的時間區

24、域內是十分必要的，通常設置的時間區域將視具體的設計項目而定。設計中整個仿真時間區域設為6us、時間軸周期為40ns，其設置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設置結束。 輸入工程信號節點選擇View菜單中的Utility Windows項的Node Finder，即可彈出如圖4.2.1所示的對話框，在此對話框Filter項中選擇Pins:all&Registers:Post-fitting，然后單擊List按鈕，于是在下方的Nodes Found窗口中出現

25、設計中的PL_FSK2工程的所有端口的引腳名。用鼠標將時鐘信號節點clk、start、x、y、q、m和xx分別拖到波形編輯窗口，如圖13所示，此后關閉Nodes Found窗口即可。圖13 FSK解調波形編輯器輸入信號窗口設計信號波形。單擊圖13左側的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標在波形編輯窗口單擊（右擊為放大，左擊為縮小），使仿真坐標處于適當位置。單擊圖13窗口的時鐘信號clk使之變成藍色條，再單擊右鍵，選擇Value設置中的Count Value項，設置clk為連續變化的二進制值，初始值為“0”。單擊start使之變成藍色，再單擊右鍵，選擇Value設置中的For

26、cing High項，使start變成高電平信號。單擊x使之變成藍色，再單擊右左側Waveform Editing按鈕，把x變成高低電平連續變化信號。 文件存盤選擇File中的Save as項，將波形文件以默認名FSKJT.vwf存盤即可。所有設置完成后，即可啟動仿真器ProcessingStart Simulation直到出現Simulation was successful，仿真結束。仿真波形輸出文件FSKJT Simulation Report將自動彈出如圖14所示。注意，Quartus II的仿真波形文件中，波形編輯文件（*.vwf）與波形仿真報告輸出文件（Simulation Rep

27、ort）是分開的，而Maxplus II的激勵波形編輯文件與波形仿真報告輸出文件是合二為一的。圖14 FSK解調VHDL程序仿真全圖圖15 FSK解調VHDL程序仿真局部放大圖二、FSK調制電路FSK調制電路如圖16所示：圖16 FSK解調電路圖Quartus II可實現硬件描述語言或網表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）對應的RTL電路圖的生成。其方法為：選擇ToolsRTL Viewer，可以打開PL_FSK2工程個層次的RTL電路圖，雙擊圖形中有關模塊，或選擇左側各項，可了解個層次的電路結構，如圖16所示。武漢理工大學數字通信系統課程設計4 FSK基于FP

28、GA實物測試此款開發板使用的是ALERA公司的CYCLONE IV系列FPGA，型號為EP4CEF17C8，256引腳的FBGA封裝。4.1 FPGA原理圖及其引腳分配4.1.1 數碼管電路介紹使用的是共陽極數碼管，當某一字段對應的引腳為低電平時，相應字段就點亮，當某一字段對應的引腳為高電平時，相應字段就不亮。其原理圖如圖17所示，引腳分配如圖18所示。圖17 數碼管原理圖圖18 數碼管引腳分配圖4.1.2按鍵電路介紹按鍵為低電平有效，其原理圖如圖 19所示，引腳分配圖如圖20所示。圖19 按鍵原理圖圖20 按鍵引腳分配圖4.1.3 LED電路介紹開發板板載了 4 個 LED 發光二極管，引腳

29、高電平時 LED 發光，低電平時LED 不發光，其理圖如圖 21所示，引腳分配圖22所示。圖21 LED原理圖圖22 LED引腳分配圖4.2 FPGA程序 圖23為此開發板中所用到的資源及其引腳對應關系。圖23引腳對應程序如下：4.3 FPGA結果演示圖24圖25程式分析：調制：0碼跟1碼采用不同頻率的信號發送至LED0端口，且0碼的頻率是1碼的6倍，當按下KEY1時，發送0碼，當按下KEY2時，發送1碼。為了便于識別，將1碼對應的信號占空比改成了10%，0碼對應的信號占空比改成了50%，因此發送1碼時的LED燈亮度高于0碼。解調：由于0碼的頻率高于1碼元，在12個時鐘周期內，顯然0碼產生的上

30、升沿是1碼元的6倍，因此，在程序中，設置一個整型信號變量M，來讀取12個周期內的上升沿，當上升沿小于3個時肯定是1碼，反之則為0碼，從而實現了信號的解調，并將解調信號在數碼管上顯示出來。5 課 程 設 計 心 得通過這次課程設計，加強了我們動手、思考和解決問題的能力。我覺得做課程設計同時也是對課本知識的鞏固和加強，由于課本上的知識太多，平時課間的學習并不能很好的理解和運用所學知識，而且考試內容有限，所以在這次課程設計過程中，我們有了實踐的機會。平時看課本時，有時問題老是弄不懂，做完課程設計，那些問題就迎刃而解了。而且還可以記住很多東西。在設計的過程中遇到問題，可以說得是困難重重，同時在設計的過程中發現了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。此次課程設計，學到了很多課內學不到的東西，比如獨立思考解決問題，出現差錯的隨機應變。在如今單一的理論學習中，很少有機會能有實踐的機會，通過這次課程設計使我懂得了理論與實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論中得出結論，才能真正提高自己的實際動手能