1、10ghz低相噪擴頻時鐘發生器的設計與實現 摘要：基于55 nm cmos工藝設計并制造了一款小數分頻鎖相環低相噪10 ghz擴頻時鐘發生器（sscg）. 該sscg采用帶有開關電容陣列的壓控振蕩器實現寬頻和低增益，利用3階mash調制技術對電路噪聲整形降低帶內噪聲，使用三角波調制改變分頻系數使擴頻時鐘達到5 00010-6.測試結果表明：時鐘發生器的中心工作頻率為10 ghz，擴頻模式下峰值降落達到16.46 db；在1 mhz頻偏處的相位噪聲為-106.93 dbc/hz.芯片面積為0.7 mm0.7 mm，采用1.2 v的電源供電，核心電路功耗為17.4 mw. 關鍵詞：擴頻時鐘發生器；

2、鎖相環；調制器；相位噪聲 中圖分類號：tn432， tn74 文獻標識碼：a 文章編號：1674-2974（2016）02-0109-06 當前，隨著半導體工藝的不斷發展，電子產品工作頻率越來越高，高頻信號的輻射也越來越強，芯片間的電磁干擾（emi）變成了一個不容忽視的問題1-2.在無線通信系統中，當數據處理與傳輸的速率達到gbps的水平時，電路輻射產生的噪聲大小直接決定了傳輸數據信號的優劣.為了抑制emi對傳輸通道、設備及系統性能的影響，傳統上使用金屬屏蔽盒以及rcl無源器件的濾波來實現，但隨著電路系統的復雜度和集成度不斷提高，上述方法已很難達到目的，而基于鎖相環的擴頻時鐘技術（sscg）3

3、-7 作為有效的低成本片內解決方案正在迅速發展中，它通過將信號能量擴展到一個較寬的范圍內，有效地減小峰值和諧波的功率，從而從信號的源頭減小了emi，降低了系統產品的設計難度. 近年來，國內外提出了多種不同的擴頻時鐘電路抑制emi.hsieh等采用的vco直接調制方式需要極大的濾波電容，會增加電路的功耗和面積3；cheng等使用的多相時鐘相位插入方式很難達到相位的良好匹配，會加大電路的設計難度4；wong 和caro等采用的調制方式引入的量化噪聲大，對emi的抑制能力不夠，會惡化其相位噪聲5-6. 目前對于sscg的研究大多集中于6 ghz頻率以下，而對于6 ghz以上的較少涉及.本文針對ssc

4、g在頻率、相位噪聲等方面的問題，設計了一款10 ghz的超高頻率低相噪擴頻時鐘發生器，其在1 mhz頻偏處的相位噪聲為-106.93 dbc/hz，通過采用全數字電路的3階mash調制器改善電路相位噪聲，相比于其余的調制方式，實現簡單，對emi的抑制能力更強，且有較強的抗噪聲能力. 1擴頻時鐘發生器電路設計 圖1所示為本設計提出的擴頻時鐘發生器整體結構圖，其中包括鑒頻鑒相器（pfd）、電荷泵（cp）、環路濾波器（lpf）、壓控振蕩器（vco）、多模分頻器、調制器（dsm）及三角波發生器. 在鎖相環中，低頻噪聲主要由pfd/cp決定，而高頻噪聲由vco決定.為了獲得低相噪的時鐘發生器，vco中采

5、用了開關電容陣列技術把vco的諧振頻率范圍分成若干個子頻帶7，子頻帶的選擇可以保證vco的電壓增益（kvco）較小，避免了過大的kvco通過am-fm噪聲轉化導致vco相位噪聲的惡化；使用可編程差分電荷泵結構來提高充放電電流的匹配，減小雜散，以及滿足工藝偏差的變化；通過采用小數分頻技術，保證電路在很高的參考頻率下也能獲得很高的頻率精度.通過 dsm對分頻器的分頻系數進行調制，隨著分頻系數的改變，鎖相環的輸出頻率隨之改變，并獲得具有一定頻率寬度的時鐘信號，完成擴頻的過程.同時dsm也能對輸出噪聲整形，大幅改善時鐘發生器的相位噪聲. 1.1寬帶vco的設計 vco設計的優劣直接決定整個時鐘發生器的

6、相位噪聲性能，本設計采用了如圖2所示的帶開關電容陣列的寬帶lc-vco.晶體管m1和m2組成交叉耦合差分對管，作為負阻為lc諧振回路提供能量；lc頻率調諧回路由片上螺旋差分電感、累積型mos變容管和高q值固定電容組成.vco的振蕩頻率可表示為： kvco反映vco輸出頻率對控制電壓vctrl的敏感程度，并且影響鎖相環環路的增益和穩定性，以及相位噪聲性能.由式（2）知：可變電容比直接影響vco的電壓增益，從而影響其調諧范圍與相位噪聲，但是vco的調諧范圍又與相位噪聲相互矛盾.因此，為了使vco兼具較低的相位噪聲和較大的頻率調諧范圍，必須采用開關電容陣列來減小vco的靈敏度.開關電容陣列中使用差分

7、電容開關的方式來改善開關電容的q值.為了進一步提高噪聲性能，使用了具有高電源抑制比的ldo為vco供電，加強其對電源噪聲的抑制能力；為了抑制尾電流源噪聲對相位噪聲的影響，在共源點和地之間串入一個大的電容c2，同時利用電容c1和r1組成的低通網絡濾除一部分基準電流鏡像來的熱噪聲和閃爍噪聲.該電路采用16位溫度計碼控制的開關電容陣列，配合可變電容形成粗調諧與細調諧相結合的技術，在減小相位噪聲的同時滿足了制造過程的工藝偏差和頻段要求.經測試得知：vco的調諧范圍為9.610.5 ghz，在1 mhz處其相位噪聲為-106.93 dbc/hz. 1.2預分頻器及多模分頻器的設計 vco的輸出信號在經過

8、輸出緩沖器后作為預分頻器的輸入時鐘，其工作頻率高達10 ghz，為了滿足低功耗和高速的應用要求，采用基于電流模式邏輯結構（cml）8的預分頻器進行二分頻，如圖3所示.cml構成的預分頻器是全差分結構，能夠提供差分輸出，抑制電路的共模噪聲.為了減小寄生電容，提高響應速度，在設計中采用電阻作為負載；尾電流源結構的使用可以更方便地控制輸出擺幅的大小，同時可以提高電路的工作速度. 為了達到擴展頻譜的目的，必須使用小數分頻的鎖相環結構.故在預分頻器之后，使用了如圖4（a）所示的多模分頻器.多模分頻器由5個2/3分頻單元級聯構成，整個分頻器鏈中不存在延時回路，所有的2/3分頻單元有著相同的結構，有利于功耗

9、的優化及版圖的便利.2/3分頻器的工作原理是在一個分頻周期內，當輸入信號mi有效時，若p=1，則分頻單元實現3分頻；若p=0，則分頻單元實現 2 分頻，如圖4（b）所示.該分頻器能夠實現分頻比： 分頻范圍為3261，其中可編程控制碼c0c4由dsm的輸出控制.本設計中預分頻器工作在10 ghz左右，經過cml二分頻之后，多模分頻器的輸入端頻率也高達5 ghz，為了能夠滿足電路的高速要求，2/3分頻單元中的觸發器均使用tspc結構9，經仿真驗證其工作頻率可達8 ghz. 1.3鑒頻鑒相器及電荷泵的設計 由于dsm的量化噪聲會因非線性的存在而折疊到低頻，影響帶內相位噪聲，而且也會導致分數雜散的產生

10、，故對pfd及cp的線性度提出了更高的要求.如圖5（a）所示，采用的pfd結構僅有3個反相器的延時，極大地縮短了死區時間，這可以減小襯底耦合的噪聲和電流源噪聲等對鎖相環的影響；在up信號的通路上插入了一個由傳輸門構成的延時單元，并設計成與反相器有近似相同的延時，以減小由兩路信號到達時間不同導致的失配.在輸出級加上驅動力很強的緩沖器（buffer）以保證電荷泵開關的迅速切換. cp的輸出電流噪聲是鎖相環帶內相位噪聲和參考雜散的主要來源，而電流噪聲主要是由于電流失配、電荷泄漏及電荷共享等非理想效應產生的.提出的高性能cp和lpf的結構如圖5（b）所示，電流源使用尺寸相對較大的晶體管，組成casco

11、de結構，減小電流源之間的電流不匹配；采用了差分結構，兩節點vf和vb通過單位增益放大器相連，使兩支路的共模電平保持相同，避免了電荷共享問題，其中單位增益放大器運用了折疊式共源共柵軌到軌運放結構，提供高增益和高擺幅.由于工藝的變化，vco的增益會發生變化，同時環路濾波器中的電阻電容也會有偏差，為了保證電路在不同工藝電壓溫度（pvt）的影響下仍能保持穩定，將上下開關電流設置成可編程的電流調節單元，電流在200400 a之間變化.同時為了更好地抑制壓控振蕩器控制電壓上的高頻成分，減小其紋波，環路濾波器采用三階無源濾波器.其中r1與c1共同提供一個帶內的零點改善相位裕度，c2提供第二個極點對分數雜散

12、進行一定的抑制，c3提供第三個極點進一步抑制由于dsm產生的高通相位噪聲對整個鎖相環輸出噪聲的惡化. 1.4調制器及三角波發生器的設計 為了獲得擴頻時鐘，必須使分頻器的分頻比在一定時間內發生變化，故在設計中引入了小數分頻技術.但由于小數分頻的分頻系數存在周期性跳變問題，會產生小數雜散影響時鐘發生器的相位噪聲和雜散性能，所以通過采用調制器（dsm）10實現分頻比的隨機化，對量化噪聲進行整形，將噪聲往高頻處推，消除小數分頻帶來的雜散，提高帶內信噪比.為實現噪聲整形并考慮到電路穩定性的需要，在設計中采用了3階的15-bit mash1-1-1 dsm，結構如圖6所示.圖中x表示輸入，y表示輸出，eq

13、i表示第i級的量化誤差，由此可得： y（z）=x（z）+（1-z-1）3eq3（z）.（4） 圖7為輸出時鐘向下擴頻仿真，時鐘頻率為9.9510 ghz，三角波的頻率為30.525 khz. 2測試結果分析 在版圖布局中，為避免數字時鐘對模擬射頻部分的影響，采用隔離環措施對數字和模擬模塊進行隔離，降低襯底耦合噪聲.電路采用smic 55 nm cmos 工藝流片，sscg整體芯片照片如圖8所示，電路的核心面積為0.7 mm0.4 mm.測試時輸入晶振頻率為100 mhz，利用aglient公司的頻譜分析儀得到擴頻時鐘相位噪聲測試曲線如圖9所示，在1 mhz處，相位噪聲大小為-106.93 db

14、c/hz.擴頻時鐘發生器實測頻譜如圖10所示.在非擴頻模式下，頻譜的峰峰值能量為-14.08 dbm，在擴頻模式下，峰峰值能量變為-30.54 dbm，向下擴頻5 00010-6，峰峰值降落16.46 db.表1給出了與最近國際上發表的相關擴頻時鐘發生器測試結果的比較，本設計的顯著特點是工作頻率高達10 ghz， 但所消耗的功耗卻最低，并且在1 mhz處的相位噪聲很小，對emi的抑制效果也很好. 3結論 在超高頻率下制造時鐘發生器的最大難度在于，在高頻工作下相位噪聲和抗電磁干擾的能力難以提升.本文在55 nm cmos工藝下，設計并實現了一種基于小數分頻鎖相環的低相噪10 ghz擴頻時鐘發生器

15、.該時鐘發生器采用了帶開關電容陣列的vco模塊、低失配低噪聲電荷泵及調制器模塊，達到了很高的頻率輸出精度和良好的相噪性能.測試結果顯示在擴頻模式下輸出頻譜向下擴展5 00010-6，時鐘發生器在1 mhz處的相位噪聲為-106.93 dbc/hz，峰峰值降落為16.46 db，驗證了本設計的有效性，滿足時鐘發生器的應用要求. 參考文獻 1matsumoto y， fujii k， sugiura a. an analytical method for determining the optimal modulating waveform for dithered clock generatio

16、nj. ieee transactions on electromagnetic compatibility， 2005， 47（3）： 577-584. 2kim j， kam d g， jun p j， et al. spread spectrum clock generator with delay cell array to reduce the electromagnetic interferencej. ieee transactions on electromagnetic compatibility， 2005， 47（4）： 908-920. 3hsieh y b， kao

17、y h. a fully integrated spread-spectrum clock generator by using direct vco modulationj. ieee transactions on circuits and systems i： regular papers， 2008， 55（7）： 1845-1853. 4cheng k h， hung c l， chang c h. a 0.77 ps rms jitter 6-ghz spread-spectrum clock generator using a compensated phase rotating

18、 technique j. ieee journal of solid-state circuits， 2011， 46（5）： 1198-1213. 5wong c h， lee t c. a 6-ghz self-oscillating spread-spectrum clock generator j. ieee journal of solid-state circuits， 2013， 60（5）： 1264-1273. 6caro d， romani c a， petra n， et al. a 1.27 ghz all digital spread spectrum clock generator/synthesizer in 65 nm cmos j. ieee journal of solid-state circuits， 2010， 45（5）： 1048-1060. 7lei lu， chen jing-hong， lu yuan， et al. an 18-mw 1.175-2-ghz frequency synthesizer with constant bandwidth for dvb-tuners j. ieee transactions on microwav