1、目錄摘 要21設計目的及要求22設計原理32.1設計實現原理32.2電梯上下層運行圖.42.3電梯運行控制圖.53設計內容63.1基本狀態設計63.2模塊設計74波形仿真9總結與致謝11參考文獻12附錄13摘要電梯作為垂直方向的交通工具，在高層建筑和公共場所已成為不可或缺的設備。中國是全球最大的電梯市場，也具有最強的電梯生產能力，但由于缺乏自主知識產權和核心技術，自主品牌占市場的份額很少。隨著社會需求的變化，電梯朝著節能、環保及智能化方向發展。EDA技術打破了軟件和硬件間的壁壘，是計算機的軟件技術與硬件實現、設計效率與產品能合二為一，它代表了電子技術和應用技術的發展方向。VHDL主要用于描述數

2、字系統的接口，結構和功能，它的語法簡單易懂，移植性好。本設計采用VHDL，源程序Altera公司的Quartus II軟件仿真。運用有限狀態機的設計方法，設計了兩個進程相互配合，狀態機進程作為主要進程，信號燈控制進程作為輔助進程。在主進程中定義了7個狀態，分別是“stopon1”“dooropen”“doorclose”“doorwait4”“up”“down”和“stop”,在電梯時鐘的觸發下，通過當前狀態和信號燈信號判定下一狀態。信號燈控制進程中，信號燈存儲按鍵請求情況，它的熄滅是由狀態機進程中傳出的信號來控制。關鍵字：電梯控制器，VHDL，狀態機1設計目的及要求設計一個6層電梯控制器電路

3、。（1）用數碼管顯示電梯所在樓層號，電梯初始狀態為第一樓層。（2）每樓層電梯外都有上、下樓請求開關，電梯內設有乘客到達樓層的請求開關、電梯所處樓層、上升模式及下降模式的指示。（3）電梯每2秒升降一層，到達有停站請求的樓層后，經4秒電梯門打開，開門指示燈亮，開門4秒后，指示燈滅，關門，關門時間3秒，電梯繼續運行?？梢酝ㄟ^快速關門和關門中斷信號控制。（4）能記憶電梯內外的請求信號，當電梯處于上升模式時，只響應比電梯所在位置高的樓請求信號，直到最后一個上樓請求執行完畢，再進入下降模式。2設計原理2.1 設計實現原理控制器的功能模塊如圖2.1所示，包括主控制器、樓層選擇器、狀態顯示器、譯碼器和樓層顯示

4、器。乘客在電梯中選擇所要到達的樓層，通過主控制器的處理，電梯開始運行，狀態顯示器顯示電梯的運行狀態，電梯所在樓層數通過譯碼器譯碼從而在樓層顯示器中顯示。由于其他模塊相對簡單很多，所以主控制器是核心部分。 圖2.1 總體設計方案2.2 電梯上下層運行流程圖圖2.2 電梯上升流程圖圖2.3 電梯下降流程圖2.3電梯運行控制流程圖圖2.4 電梯運行控制流程圖3設計內容3.1基本狀態設計電梯控制器為其中的核心部件，控制其電梯的運行情況，而其控制則由按鈕來決定，通過按鈕指示燈判斷電梯的工作狀態及顯示其運行情況。實驗板上輸入過大的脈沖序列，通過分頻器將高頻轉換為低頻，即buttonclk，通過此時鐘信號控

5、制電梯信號燈。當按鈕為高電平時，電梯開始工作，并通過按鈕信號燈決定電梯的運行。電梯所處位置顯示通過譯碼器，再通過數據選擇器顯示到數碼管上。udsig和doorlight顯示電梯門和電梯的狀態。stoplight6.1 fuplight6.1 fdnlight6.1 顯示按鈕指示。Reset按鈕使電梯恢復到初始位置。樓層position變化相應的數碼管也跟著變。采用了七個狀態實現了有限狀態機：首先說明一下狀態。狀態機設置了7個狀態，分別是電梯停留在l層(stoponl)、開門(dooropen)、關門(doorclose)、開門等待4秒(doorwait4)、上升(up)、下降(down)和停止

6、(stop)。在實體說明定義完端口之后，在結構體architecture和begin之間需要有如下的定義語句，來定義狀態機。圖3.1 狀態機轉換圖3.2 模塊設計3.2.1 電梯主控制模塊圖3.2 電梯主控制模塊電梯主控制模塊端口說明：buttonclk 按鈕時鐘信號 liftclk 電梯時鐘信號 reset 復位鍵 f1upbutton 一樓上樓按鈕 f2upbutton 二樓上樓按鈕 f3upbutton 三樓上樓按鈕f4upbutton 四樓上樓按鈕 f5upbutton 五樓上樓按鈕f2dnbutton 二樓下樓按鈕 f3dnbutton 三樓下樓按鈕f4dnbutton 四樓下樓按鈕

7、 f5dnbutton 五樓下樓按鈕 f6dnbutton 六樓下樓按鈕 stop1button 電梯內部一樓按鈕stop2button 電梯內部二樓按鈕 stop3button 電梯內部三樓按鈕stop4button 電梯內部四樓按鈕 stop5button 電梯內部五樓按鈕stop6button 電梯內部六樓按鈕 fuplight6.1 每樓層上升指示燈fdnlight6.1 每樓層下降指示燈 stoplight6.1 電梯內部樓層指示燈 position2.0 樓層位置顯示 doorlight 電梯門狀態顯示 udsig 電梯上升下降顯示3.2.2 分頻器模塊如圖3.3：圖3.3 分頻器

8、模塊模塊端口說明：clk_in 電源輸入端 div_out 分頻后時鐘輸出端3.2.3 譯碼器模塊如圖3.5：圖3.4譯碼器模塊aaa2.0 樓層位置輸出端 bbb3.0 譯碼輸出端3.2.4 數據選擇器模塊如圖3.5：圖 3.5 數據選擇器模塊數據選擇器模塊端口說明：input3.0 譯碼器輸入端 output6.0 數據選擇器輸出端4 波形仿真示例1： 圖4.1所示仿真的是在第五層電梯外部有上升請求，也就是f5upbuttton信號的一個脈沖9，可以看到電梯從一層上升到五層，position信號由1變到5，doorlight信號1表示開門，0表示關門。當乘客進入電梯以后，在電梯內部要求上升

9、到第六層，也就是stop6button產生一個脈沖，電梯上升到第6層，開門4秒以后關門，停留在第六層，position最后的值為6。在仿真圖中看不到buttonclk，只顯示為一條黑色的線，是因為采用了頻率較大的時鐘。 再看fuplight信號燈，當五層有上升請求的時候，它的值由0變到16。(注意fuplight和fdnlight是6位的二進制向量，這里的“”，表示五層有請求；“”也就是4，表示三層有請求)。當電梯處于第五層時，udsig=0,即此時若沒有其他請求，電梯處于上升模式；當stop6button=1，即電梯內部按了六層請求時，電梯門燈滅電梯開始上升udsig=0,即處于上升模式10

10、，抵達六層時，udsig=即無論什么請求電梯都開始下降，且doorlight=1,即燈亮，電梯門開。四秒之后燈滅，電梯門關。圖4.1 示例1示例2：圖4.2仿真的情況是，原先電梯停留在第一層，這時候電梯外第六層有下降請求，電梯上升到第六層，乘客進入電梯以后要求下降到一層，與此同時，在電梯外第三層有上升請求，電梯首先要響應下降請求然后再響應這個上升請求，所以電梯得先下降到一層，然后再上升到第三層來，接著電梯內部五樓，三樓都有請求信號，于是電梯升到五樓然后下降到三樓，這是符合常理的。從仿真的波形看，電梯的位置變化和想象是一致的。電梯的運行情況完全正確。最后乘客在電梯內部要求上升到三層，所以電梯最后

11、的停留位置為三層。圖4.2 示例2總結與致謝通過這次課程設計，讓我明白了理論和實際操作之間差距，而且也讓我很明確得意識到自己在數電上有很多的知識漏洞，以后應該多鉆研一下。在波形仿真時，也遇到了一點困難,想要的結果不能在波形上得到正確的顯示，結果經過再三檢查發現是Endtime設置不合理，后來改過來之后，就能觀察到正確的仿真結果了。在連接各個模塊的時候一定要注意各個輸入、輸出引腳的線寬，因為每個線寬是不一樣的，只要讓各個線寬互相匹配，才能得出正確的結果，否則，出現任何一點小的誤差就會導致整個文件系統的編譯出現錯誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當前電路所適合的器件，編譯才能得到

12、完滿成功?？偟膩碚f在這次實課程設計中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅持獨立的完成了任務。當遇到了自己無法解決的困難與問題的時候，還請教老師給予指導和幫助。這次設計給我最深的印象就是擴大自己的知識面，了解更多與本專業有關的科技信息，與時代共同進步，才能在將來成為有用的科技人才，覺得平時所學的知識有了實用的價值，達到了理論與實際相結合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，同時，對未來有了更多的信心。在我的學習過程中，楊紅娟和王濤老師也給了我耐心的指導和幫助。我在此對各位老師表示誠摯的感謝！參考文獻1 黃仁欣EDA技術實用教程

13、北京：清華大學出版社，20062 潘松，黃繼業EDA技術與VHDL北京：清華大學出版社，20093 江國強編著EDA技術與應用（第三版）.北京：電子工業出版社，20104 夏宇聞編著Verilog HDL數字系統設計教程.北京：北京航空航天大學出版社，20085 周祖成，程曉軍，馬卓釗編著數字電路與系統教學實驗教程北京：科學出版社，20106 周潤景，蘇良碧基于Quartus II 的數字系統Verilog HDL設計實例詳解北京：電子工業出版社，20107 (美國)Sanir Palnitkar 譯者：夏宇聞 胡燕祥 刁嵐松Verilog HDL數字設計與綜合（第2版）北京：電子工業出版社，

14、20098 云創工作室Verilog HDL程序設計與實踐北京：人民郵電出版社，20099 劉福奇，劉波Verilog HDL應用程序設計實例精講北京：電子工業出版社，200910 張延偉，楊金巖，葛愛學verilog hdl程序設計實例詳解北京：人民郵電出版社，2008附錄分頻器程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div is port( clk_in:in std_logic; div_out:out std_logic);end;architecture a

15、of div is signal fre_N:integer range 0 to 10;signal clk_tmp:std_logic;begin div_out10 then fre_N=0; clk_tmp=not clk_tmp; else fre_N=fre_N+1; end if; end if; end process;end a;譯碼器程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yima isport( aaa:integer range 1 to 6;

16、bbb:out std_logic_vector(3 downto 0);end;architecture a of yima isbeginprocess(aaa)begin if aaa=1 then bbb=0001; elsif aaa=2 then bbb=0010; elsif aaa=3 then bbb=0011; elsif aaa=4 then bbb=0100; elsif aaa=5 then bbb=0101; elsif aaa=6 then bbb=0110;end if;end process;end a;數據選擇器程序：library ieee;use ieee.std_logic_1164.all;entity led is port( i