Q/DKBA

深圳市華為技術(shù)有限企業(yè)技術(shù)規(guī)范

錯誤!未定義書簽。

邏輯電平接口設(shè)計規(guī)范

2023-06-20公布2023-06-20實行

深圳市華為技術(shù)有限公司公布

本規(guī)范起草單位：各業(yè)務(wù)部、研究技術(shù)管理處硬件工程室。

本規(guī)范重要起草人如下：趙光耀、錢民、蔡常天、容慶安、朱志明,

方光祥、王云飛。

在規(guī)范H勺起草過程中，李東原、陳衛(wèi)中、梅澤良、邢小昱、李德、梁

軍、何其慧、甘云慧等提出了很好H勺提議。在此，表達(dá)感謝！

本規(guī)范同意人：周代琪

本規(guī)范解釋權(quán)屬于華為技術(shù)有限企業(yè)研究技術(shù)管理處硬件工程室。

本規(guī)范修改記錄：

目錄

1、目的5

2、范圍5

3、名詞定義5

4、引用原則和參照資料6

5、TTL器件和CMOS器件口勺邏輯電平8

5.1：邏輯電平的某些概念8

5.2：常用H勺邏輯電平9

5.3：TTL和CMOS器件的原理和輸入輸出特

性9

5.4：TTL和CMOSTJ邏輯電平關(guān)系10

6、TTL和CMOS邏輯器件12

6.1：TTL和CMOS器件的功能分類12

6.2：TTL和MOS邏輯器件的工藝分類特點13

6.3：TTL和CMOS邏輯器件的電平分類特點13

6.4：包括特殊功能的邏輯器件14

6.5：TTL和CMOS邏輯器件的選擇15

6.6：邏輯器件FJ使用指南15

7、TTL、CMOS器件的互連17

7.1；器件口勺互連總則17

7.2：5VTTL門作驅(qū)動源20

7.3：3.3VTTL/CMOS門作驅(qū)動源20

7.4：5VCMOS門作驅(qū)動源20

7.5：2.5VCMOS邏輯電平的互連20

8、EPLD和FPGA器件的邏輯電平21

8.1：概述21

8.2：各類可編程器件接口可平規(guī)定21

8.3：各類可編程器件接口可平規(guī)定21

8.3.1：EPLD/CPLD的接口電平21

8.3.2：FPGA接口電平25

9、ECL器件的原理和特點35

9.1：ECL器件H勺原理35

9.2：ECL電路的特性36

9.3：PECL/LVPECL器件口勺原理和特點37

9.4：ECL器件的互連38

9.4.1：ECL器件和TTL器件口勺互連38

9.4.2：ECL器件和其他器件的互連39

9.5；ECL微件H勺匹配方式39

9.6：ECL器件的使用舉例41

9.6.1：SYS100E111的設(shè)計41

9.6.2：SY100E57的設(shè)計42

9.1：ECL電路的器件選擇43

9.2：ECL器件日勺使用原則43

10、LVDS器件的原理和特點45

10.1：LVDS器件簡介45

10.2：LVDS器件的原則45

10.2.1：ANSI/TIA/EIA-64445

10.2.2：IEEE1596.3SCI-LVDS46

10.3：LVDS器件的工作原理46

10.4：LVDS的特點47

10.5：LVDS的設(shè)計48

10.5.1：LVDS在PCB上的應(yīng)用48

10.5.2：有關(guān)FAIL-SAFE電路的設(shè)計48

10.5.3：LVDS在電纜中的使用49

10.5.4：LVDS在接插件中的信號分布和應(yīng)

用50

10.6：LVDS信號的測試51

10.7：LVDS器件應(yīng)用舉例52

10.7.1：DS90CR2I7/218的設(shè)計52

10.7.2：DS92LV1021/1201的設(shè)計52

II、GTL器件的原理和特點55

11.1：GTL器件的特點和電平55

11.2：GTL信號H勺PCB設(shè)計56

11.2.1：GTL常見拓?fù)錅显?6

11.2.2：GTL的PCB設(shè)計57

11.3：GTL信號的測試59

11.4：GTL信號的時序59

12、附錄60

13、附件列表61

深圳市華為技術(shù)有限企業(yè)技術(shù)規(guī)范

35-1999

邏輯電平接口設(shè)計規(guī)范

摘要：本規(guī)范簡介了在硬件開發(fā)過程中會波及到日勺各類邏輯電平，如TTL、CMOS、

RCL>LVDS.GTL等，解釋了它們的輸入輸出特性、多種接口參數(shù)以及設(shè)計時要注意口勺問

題等。

關(guān)鍵詞：邏輯電平、TTL、CMOS、ECL、LVDS、GTL

重要章節(jié)寫作人員：

第5章：由蔡常天編寫

第6章：由朱志明編寫

第7章：由趙光耀、王云飛編寫

第8章：由榮慶安編寫

第9章：由方光祥、王云飛編寫

第10章：由錢民編寫

第11章：由錢民編寫

本規(guī)范最終由王云飛修改和整頓。

1、目的

制定此規(guī)范的目的在于指導(dǎo)研發(fā)人員在硬件開發(fā)中怎樣進(jìn)行邏輯電平接口設(shè)計，并

同步實現(xiàn)硬件開發(fā)的技術(shù)資源的共享，從而提高研發(fā)人員開發(fā)日勺效率和開發(fā)口勺質(zhì)量。

2、范圍

本規(guī)范合用于企業(yè)所有的產(chǎn)品。

JEDECrJointElectronDeviceEngineeringCouncil,聯(lián)合電子設(shè)備工程協(xié)會。

邏輯電平：有TTL、CMOS、ECL、PECL、GTL；RS232、RS422、LVDS等。

TTL：Transistor-TransistorLogic

CMOS：ComplementaryMetalOxideSemicondutor

LVTTL：LowVoltageTTL

LVCMOS：LowVoltageCMOS

ECL：EmitterCoupledLogic,

PECL：Pseudo/PositiveEmitterCoupledLogic

LVDS：LowVoltageDifferentialSignaling

GTL；GunningTransceiverLogic

BTL：BackplaneTransceiverLogic

ETL：enhancedtransceiverlogic

GTLP：GunningTransceiverLogicPlus

S-SchottkyLogic

LS-Low-PowerSchottkyLogic

CD4000-CMOSLogic4000

AS-AdvancedSchottkyLogic

74F-FastLogic

ALS-AdvancedLow-PowerSchottkyLogic

HC/HCT-High-SpeedCMOSLogic

BCT-BiCMOSTechnology

AC/ACT-AdvancedCMOSLogic

FCT-FastCMOSTechnology

ABT-AdvancedBiCMOSTechnology

LVT-Low-VoltageBiCMOSTechnology

LVC-LowVoltageCMOSTechnology

LV-Low-Voltage

CBT-CrossbarTechnology

ALVC-AdvancedLow-VoltageCMOSTechnology

AHC/AHCT-AdvancedHigh-SpeedCMOS

CBTLV-Low-VoltageCrossbarTechnology

ALVT-AdvancedLow-VoltageBiCMOSTechnology

AVC-AdvancedVery-Low-VoltageCMOSLogic

4、引用原則和參照資料

ANSI/TIA/EIA-644(LVDS)技術(shù)原則

IEEE1596.3SCI-LVDS技術(shù)原則

EIA/TIA-232-F(RS232)

EIA/TIA-422-B(RS422)

EIA/TIA-485-A(RS485)

《串行通信接口電路設(shè)計規(guī)范》，企業(yè)規(guī)范

《單板帶電插拔設(shè)計規(guī)范》，企業(yè)規(guī)范

《邏輯器件選型規(guī)范》，企業(yè)規(guī)范

、TTL器件和CMOS器件的邏輯電平

5.1：邏輯電汩1勺某些概念

耍理解邏輯電平的內(nèi)容，首先要懂得如下幾種概念的含義：

1：輸入高電平（VIH）：保證邏輯門叢J輸入為高電平時所容許的最小輸入高電

平，當(dāng)輸入電平高于VIH時，則認(rèn)為輸入電平為高電平。

2：輸入低電平（VIL）：保證邏輯門的輸入為低電平時所容許日勺最大輸入低電平，

當(dāng)輸入電平低于VIL時，則認(rèn)為輸入電平為低電平。

3：輸出高電平（VOH）：保證邏輯門的輸出為高電平時的輸出電平H勺最小值，邏輯

門的」輸出為高電平時的電平值都必須不小于此VOH。

4：輸出低電平（VOL）：保證邏輯門的輸出為低電平時的輸出電平的最大值，邏輯

門的輸出為低電平時的電平值都必須不不小于此VOL。

5：閥值電平（VT）：數(shù)字電路芯片都存在一種閾值電平，就是電路剛剛勉強(qiáng)能翻轉(zhuǎn)

作時的電平。它是一種界于VIL、VIH之間的電壓值，對于CMOS電路的閾值電平，基本上

是二分之一的電源電壓值，但要保證穩(wěn)定的輸出，則必須規(guī)定輸入高電平>VIH,輸入低

電平〈VIL,而假如輸入電平在閾值上下，也就是VIL?VIH這個區(qū)域，電路的輸出會處在

不穩(wěn)定狀態(tài)。

對于一般的邏輯電平，以上參數(shù)的關(guān)系如下：

VOH>VIH>VT>VIL>VOLo

6：I0H：邏輯門輸出為高電平時的負(fù)載電流（為拉電流）。

7：TOL：邏輯門輸出為低電平時的負(fù)載電流（為灌電流）。

8：IIH：邏輯門輸入為高電平時的電流（為灌電流）。

9：IIL：邏輯門輸入為低電平時的電流（為拉電流）。

扇出能力也就是輸出驅(qū)動能力，一般用驅(qū)動同類器件H勺數(shù)量來衡量。

TTL：扇出能力一般在10左右。

CMOS：靜態(tài)時扇出能力達(dá)1000以上，但CMOS的交流（動態(tài)）扇出能力沒有這

樣高，要根據(jù)工作頻率和負(fù)載電容來考慮決定。限制原因是輸入信號上升時間：自身輸出

電阻和下級輸入電容形成積分電路影響輸入信號口勺上升時間（輸入信號從低電平上升到

VIHmin所需時間），實際電路當(dāng)中，盡量使被驅(qū)動輸入端限制在10以內(nèi)。

ECL：由于ECL日勺工作速度高，考慮到負(fù)載電容的影響，ECL日勺扇出一般限制在

10以內(nèi)。

門電路輸出極在集成單元內(nèi)不接負(fù)載電阻而直接引出作為輸出端，這種形式H勺門稱

為開路門。開路的JTTL、CMOS、ECL門分別稱為集電極開路（OC）、漏極開路

（OD）、發(fā)射極開路（OE）,使用時應(yīng)審查與否接上拉電阻（OC、OD門）或下拉電阻

（OE「J）,以及電阻阻值與否合適。對于集電極開路（OC）門，其上拉電阻阻值RL應(yīng)

滿足下面條件：

（1）：RL<（VCC-VOH）/（n*IOH+m*HH）

（2）：RL>（VCC-VOL）/（10L+m*HL）

其中n：線與H勺開路門數(shù)；m：被驅(qū)動H勺輸入端數(shù)。

5.2：常用廿勺邏輯電平

邏輯電平：有TTL、CMOS、ECL、PECL、GTL：RS232、RS422、LVDS等。如

□ND

GTLXGTLP

O--□ND

RS-4Z2JOU

/48!

TIACIA-232-F(RS-232)

下表所示:

圖5—1：常月邏輯電平圖

?其中TTL和CMOS日勺邏輯電平按經(jīng)典電壓可分為四類：5V系列（5VTTL和5V

CMOS）、3.3V系列，2.5V系列和1.8V系列。

5VTTL和5VCMOS邏輯電平是通用的邏輯電平。

3.3V及如下的邏輯電平被稱為低電壓邏輯電平，常用口勺為LVTTL電平。

創(chuàng)氐電壓的邏輯電平尚有2.5V和1.8V兩種，詳細(xì)見后。

ECL/PECL和LVDS是差分輸入輸出，其詳細(xì)內(nèi)容見后。

RS-422/485和RS-232是串口H勺接口原則，RS-422/485是差分輸入輸出，RS-232

是單端輸入輸出，其對應(yīng)的邏輯電平原則請參照企業(yè)的《串行通信接口電路設(shè)計規(guī)范》。

CM(TTLLVTTL1VCMnS

(4.5V--5.5V)(4.5V-5.5V)(3V-3.6V)(27V-3.6V)

5V5

Vnu444V

3.3

3.、3V_\\

V|——3.5VU-ft4

HVMOH4

V__一2耳V

TH——24VVnM一—2.4V

V|H

2v07VCC

VIH2■V“V1M?—=

Vn4?UVwTM16Vv*..

IL1.3vVTH1.3vinVTH0.5Vee

VM——08VVn-—0.8V

IL-

VQLUn.eJwvV0[_UAQcVvy04VVn.02VCC

vrV>Wl~~1r^-v.<V__―

VOL」0.1V

cr/01V01?0V

5.3：TTL和CMOS器件的原理和輸入輸出特性

請參看附件《TTL和CMOS器件的原理輸入輸出特性』wp》

5.4：TTL和CMOS口勺邏輯電平關(guān)系

圖5—2：TTL和C\1OS/、J邏輯電平圖

上圖為5vTTL邏輯電平、5VCMOS邏輯電平、LVTTL邏輯電平和LVCMOS邏輯電平

的示意圖。

5VTTL邏輯電平和5VCMOS邏輯電平是很通用的邏輯電平，注意他們口勺輸入輸出

電平差異較大，在互連時要尤其注意。

此外5VCMOS器件的邏輯電平參數(shù)與供電電壓有一定關(guān)系，一般狀況下，

Voh^Vcc-0.2V,Vih>O.7Vcc；VolWO.IV,VilWO.3Vcc；噪聲容限較TTL電平高。

JEDEC組織在定義3.3V的邏輯電平原則時，定義了LVTTL和LVCMOS邏輯電平原

則。

LVTTL邏輯電平原則的輸入輸出電平與5VTTL邏輯電平原則的輸入輸出電平很靠

近，從而給它們之間的互連帶來了以便(詳細(xì)內(nèi)容見第7章)。LVTTL邏輯電平定義日勺

工作電壓范圍是3.0—3.6V0

LVCMOS邏輯電平原則是從5VCMOS邏輯電平關(guān)注移植過來的，因此它的VIII、VIL

和VOL與工作電壓有關(guān)，其值如上圖所示。LVCMOS邏輯電平定義的工作電壓范圍是2.7—

3.6VO

5V日勺CMOS邏輯器件工作于3.3V時，其輸入輸出邏輯電平即為LVCMOS邏輯電平，

它的VIH大概為O7VCC=2.31V左右,由于此電平與LVTTL的|VOH(2.4V)之間的電壓差

太小，使邏輯器件工作不穩(wěn)定性增長，因此一般不推薦使用5VCMOS器件工作于3.3V電

壓的工作方式。由于相似的原因，使用LVCMOS輸入電平參數(shù)IT、J3.3V邏輯器件也很少。

JEDEC組織為了加強(qiáng)在3.3V上多種邏輯器件的互連和3.3V與5V邏輯器件的互

連，在參照LVCMOS和LVTTL邏輯電平原則的基礎(chǔ)上，又定義了一種原則，其名稱即為

3.3V邏輯電平原則,其參數(shù)如下:

Low-voltagelevels

圖5—3：低電壓邏輯電平原則

從上圖可以看出，3.3V邏輯電平原則的參數(shù)其實和LVTTL邏輯電平原則的參數(shù)差

異不大，只是它定義的VOL可以很低(0.2V),此外，它還定義了其VOH最高可以到

VCC-0.2V,因此3.3V邏輯電平原則可以包容LVCMOSR勺輸出電平。在實際使用當(dāng)中，對

LVTTL原則和3.3V邏輯電立原則并不太辨別，某些地方用LVTTL電平原則來替代3.3V邏

輯電平原則，一般是可以的。

JEDEC組織還定義了2.5V邏輯電平原則，如上圖所示。此外，尚有一種2.5VCMOS

邏輯電平原則，它與上圖的2.5V邏輯電平原則差異不大，可兼容。

低電壓的邏輯電平尚有1.8V、1.5V、1.2V的邏輯電平，詳細(xì)請參照有關(guān)日勺文檔。

6

、TTL和CMOS邏輯器件

邏輯器件的分類措施有諸多，下面以邏輯器件的功能、工藝特點和邏輯電平等措施

來進(jìn)行簡樸描述。

6.1：TTL和CMOS器件II勺功能分類

按功能進(jìn)行劃分，邏輯器件可以大概分為如下幾類：門電路和反相器、選擇器、

譯碼器、計數(shù)器、寄存器、觸發(fā)器、鎖存器、緩沖驅(qū)動器、收發(fā)器、總線開關(guān)、背板驅(qū)動

希寺o

1:門電路和反相器

邏輯門重要有與門74X08、與非門74X00、或門74X32、或非門74X02、異或門

74X86、反相器74X04等。

2：選擇器

選擇器重要有2-1、4-1、8-1選擇器74X157、74X153、74X151等。

3：編/譯碼器

編/譯碼器重要有2/4、3/8和4/16譯碼器74X139、74X138、74X154等。

4：計數(shù)器

計數(shù)器重要有同步計數(shù)器74X161和異步計數(shù)器74X393等。

5：寄存器

寄存器重要有串-并移位寄存器74X164和井-串寄存器74X165等。

6：觸發(fā)器

觸發(fā)器重要有J-K觸發(fā)器、帶三態(tài)觸發(fā)器74X374、不帶三態(tài)口勺D觸發(fā)器

74X74、施密特觸發(fā)器等。

7：鎖存器

鎖存器重要有D型鎖存器74X373、尋址鎖存器74X259等。

8：緩沖驅(qū)動器

緩沖驅(qū)動器重要有帶反向的緩沖驅(qū)動器74X240和不帶反向的緩沖驅(qū)動器74X244

等。

9：收發(fā)器

收發(fā)器重要有寄存器收發(fā)器74X245、通用收發(fā)器74X245、總線收發(fā)器等。

10：總線開關(guān)

總線開關(guān)重要包括總線互換和通用總線器件等。

11：背板驅(qū)動器

背板驅(qū)動器重要包括TTL或LVTTL電平與GTL/GTL+(GTLP)或BTL之間的電

平轉(zhuǎn)換器件。

6.2：TTLfllMOS邏輯器件叫工藝分類籽點

按工藝特點進(jìn)行劃分，邏輯器件可以分為Bipolar、CMOS、BiCMOS等工藝，其

中包括器件系列有：

Bipolar工藝的I器件有：TTL、S、LS、AS、F、ALS。

CMOS工藝H勺器件有：HC、HCT、CD40000.ACL.FCT.LVC.LV-.CBT、

ALVC、AHC、AHCT、CBTLV、AVC、GTLP。

BiCMOS工藝日勺器件有：BCT、ABT、LVT、ALVT。

6.3：TTL和CMOS邏輯器件H勺電平分關(guān)特亶

TTL和CMOS的電平重要有如下幾種：5VTTL、5VCMOS(Vih>0.7*Vcc,

VilS0.3*Vcc)、3.3V電平、2.5V電平等。

5V的邏輯器件

5V器件包括TTL、S、LS、ALS、AS、HCT、HC>BCT、74F、ACT、AC、

AHCT、AHC、ABT等系歹J器件

3.3V及如下的邏輯器件

包括LV『、J和V系列及AHC和AC系歹lj,重要有LV、AHC、AC、ALB、LVC、

ALVC、LVT等系列器件。

詳細(xì)狀況可以參照下圖：

FamilyPositioning

□5VBCTBfCMOSTechnology

64ABTAdv.BiCMOST^cbnolo^y

百3.3V74F74FBipolarTechnology

ACTgCMOS

□2.5VHOTHtghSpeedCMOS

AHC/TAZH>ghSpeedCMOS

位］1.8VCBTCrt>$sBarRcbna(切

CBTLVLVCBT

LVLowHCMOS

LVCLowVoitageCMOS

ALVCgLVCMOS

LVTLowVoitageTechnology

ALVTAdv.LVT9chnotogy

ALBAdvancedLVBiCMOS

?AVCAf^ane^dVeryLowVoltagoCMOS

24-?^ASjALyC)-

*AVChasamucht^gherdoveduringthe

sw^ctungstageaodisalsospec^idat25and1.6V

12?AVCALVCAC

ALVT

51015

CBTLVPerformance-max

圖6—2：TI企業(yè)H勺邏輯器件示例圖

6.4：包拈特殊功能H勺邏輯器件

A.總線保持功能(Bushold)

由內(nèi)部反饋電路保持輸入端最終確實定狀態(tài)，防止因輸入端浮空H勺不確定而導(dǎo)致器

件振蕩白激損壞；輸入端無需外接上拉或下拉電阻，節(jié)省PCB空間，減少了器件成本開

銷和功耗，見圖6—3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有

此功能。命名特性為附加了“H”如：74ABTH16244o

B.串聯(lián)阻尼電阻(seriesdampingresistors)

輸出端加入串聯(lián)阻尼電阻可以限流，有助于減少信號上沖/下沖噪聲，消除線路振

鈴，改善信號質(zhì)量。如圖6-4所示。具有此特性的ABT、LVC、LVT、ALVC系列器件

在命名中加入了“2”或“R”以示區(qū)別，如ABT162245,ALVCHR162245o對于單向驅(qū)

動器件，串聯(lián)電阻加在其輸出端，命名如SN74LVC2244；對于雙向口勺收發(fā)器件，串聯(lián)電

阻加在兩邊的輸出端，命名如SN74LVCR2245。

圖6—4：串行阻尼電阻圖

C.上電/掉電三態(tài)(PU3S，Powerup/powerdown3-state)

即熱拔插性能。上電/掉電時器件輸出端為三態(tài)，Vcc閥值為2.1V；應(yīng)用于熱拔插

器件/板卡產(chǎn)品，保證拔插狀態(tài)時輸出數(shù)據(jù)的完整性。多數(shù)ABT、LVC>LVT、LVTH系

列器件有此特性，有關(guān)單板熱插拔的技術(shù)請參見企業(yè)規(guī)范《單板帶電插拔設(shè)計規(guī)范》。

D.ABT器件(AdvancedBiCMOSTechnology)

結(jié)合了CMOS器件(如HC/HCT、LV/LVC.ALVC.AHC7AHeT)H勺高輸入阻抗特

性和雙極性器件(Bipolar,如TTL、LS、AS、ALS)輸出驅(qū)動能力強(qiáng)日勺特點。包括

ABT、LVT、ALVT等系列器件，應(yīng)用于低電壓，低靜態(tài)功耗環(huán)境。

E.Vcc/GND對稱分布

16位Widebus器件的重要特性，對稱配置引腳，有助于改善噪聲性能。

AHC/AHCT.AVT、AC/ACT.CBT、LVT、ALVC、LVC、ALB系歹ij16位Widebus器件

有此特性。

F.分離軌器件(Split-rail)

即雙電源器件，具有兩種電源輸入引腳VccA和VccB,可分別接5V或3.3V電源

電壓。如ALVCH164245、ALVC4245等，命名特性為附加了“4”。

6.5：TTL和CMOS邏儀器件U勺選擇

詳細(xì)請參見企業(yè)的《邏輯器件選型指導(dǎo)書》。

66邏輯器件H勺使用指南

|：多出不用輸入管腳的處理

在多數(shù)狀況下，集成電路芯片的管腳不會所有被使用。例如74ABT16244系列器件

最多可以使用16路I/O管腳，但實際上一般不會所有使用，這樣就會存在懸空端子。所

有數(shù)字邏輯器件的無用端子必須連接到一種高電平或低電平，以防止電流漂移（具有總線

保持功能的器件無需處理不用輸入管腳）。究竟上拉還是下拉由實際器件在何種方式下功

耗最低確定。244、16244經(jīng)測試在接高電平時靜態(tài)功耗較小，而接地時靜態(tài)功耗較大，

故提議其無用端子處理以通過電阻接電源為好，電阻值推薦為1?10K。

2：選擇板內(nèi)驅(qū)動器件H勺驅(qū)動能力，速度，不能盲目追求大驅(qū)動能力和高速的器

件，應(yīng)當(dāng)選擇可以滿足設(shè)計規(guī)定，同步有一定的余量日勺器件，這樣可以減少信號過沖，改

善信號質(zhì)量。并且在設(shè)計時必須考慮信號匹配。

3：在對驅(qū)動能力和速度規(guī)定較高H勺場所，如高速總線型信號線，可使用ABT、

LVT系列。板間接口選擇ABT16244/245或LVTH16244/245,并在母板兩端匹配，在不影

響速度的條件下與母板接口盡量串阻，以克制過沖、保護(hù)器件，經(jīng)典電阻值為10-200Q

左右，此外，也可以使用并接二級管來進(jìn)行處理，效果也不錯，如1N4148等（抗沖擊很

好）。

4：在總線到達(dá)產(chǎn)生芍播線效應(yīng)的長度后，應(yīng)考慮對傳播線進(jìn)行匹配，一般采用時

方式有始端匹配、終端匹配等。

始端匹配是在芯片的輸出端串接電阻，目H勺是防止信號畸變和地彈反射，尤其當(dāng)總

線要透過接插件時，尤其須做始端匹配。內(nèi)部帶串聯(lián)阻尼電阻的器件相稱于始端匹配，

由于其阻值固定，無法根據(jù)實際狀況進(jìn)行調(diào)整，在多數(shù)場所對于改善信號質(zhì)量收效不大，

故此不提議推薦使用。始端匹配推薦電阻值為10?51Q,在實際使用中可根據(jù)IBIS模型

模擬仿真確定其詳細(xì)值。

由于終端匹配網(wǎng)絡(luò)加重了總線負(fù)載，因此不應(yīng)當(dāng)由于匹配而使Buffer的實際驅(qū)動

電流不小于驅(qū)動器件所能提供的最大Source.Sink電流值。

應(yīng)選擇對時的終端匹配網(wǎng)絡(luò)，使總線雖然在沒有任何驅(qū)動源時，其線電壓仍能保持

在穩(wěn)定的高電平。

5：要注意高速驅(qū)動器件/'J電源濾波。如ABT、LVT系列芯片在布線時，提議在芯

片的四組電源引腳附近分別接0.1或0.01N電容。

6：可編程器件任何電源引腳、地線引腳均不能懸空；在每個可編程器件的電源和

地間要并接O.luF的去耦電容，去耦電容盡量靠近電源引腳，并與地形成盡量小的環(huán)路。

7：收發(fā)總線需有上拉電阻或上下拉電阻，保證總線浮空時能處在一種有效電平，

以減小功耗和干擾。

8：373/374/273等器件為工作可靠，鎖存時鐘輸入提議串入10—200歐電阻。

9：時鐘、復(fù)位等引腳輸入往往規(guī)定較高電平，必要時可上拉電阻。

10：注意不一樣系列器件與否有帶電插拔功能及應(yīng)用設(shè)計中的注意事項，在設(shè)計帶

電插拔電路時請參照企業(yè)的《單板帶電插拔設(shè)計規(guī)范》。

II：注意電平接口的兼容性。選用希件時要注意電平信號類型，對于有不一樣邏

輯電平互連的狀況，請遵守本規(guī)范的對應(yīng)的章節(jié)H勺詳細(xì)規(guī)定。

12：在器件工作過程中，為保證器件安全運行，器件引腳上的電壓及電流應(yīng)嚴(yán)格

控制在器件手冊指定的范圍內(nèi)。邏輯器件的工作電壓不要超過它所容許的范圍。

13：邏輯器件的輸入信號不要超過它所能容許的電壓輸入范圍，否則也許會導(dǎo)致芯

片性能下降甚至損壞邏輯器件。

14：對開關(guān)量輸入應(yīng)申電阻，以防止過壓損壞。

15：對于帶有緩沖器的器件不要用于線性電路，如放大器。

7

、m八CMOS器件時互連

7.1：器件M連總則

在企業(yè)產(chǎn)品的某些單板上，有時需要在某些邏輯電平H勺器件之間進(jìn)行互連。在不一

樣邏輯電平器件之間進(jìn)行互連時重要考慮如下幾點：

1：電平關(guān)系，必須保證在各自的電平范圍內(nèi)工作，否則，不能滿足正常邏輯功

能，嚴(yán)重時會燒毀芯片。

2：驅(qū)動能力，必須艱據(jù)器件的特性參數(shù)仔細(xì)考慮，計算和試驗，否則很也許導(dǎo)致

隱患，在電源波動，受到干擾時系統(tǒng)就會瓦解。

3：時延特性，在高速信號進(jìn)行邏輯電平轉(zhuǎn)換時，會帶來較大的延時，設(shè)計時一定

要充足考慮其容限。

4：選用電平轉(zhuǎn)換邏輯芯片時應(yīng)謹(jǐn)慎考慮，反復(fù)對比。一般邏輯電平轉(zhuǎn)換芯片為通

用轉(zhuǎn)換芯片，可靠性高，設(shè)計以便，簡化了電路，但對于詳細(xì)的設(shè)計電路一定要考慮以上

三種狀況，合理選用。

對于數(shù)字電路來說，多種器件所需的輸入電流、輸出驅(qū)動電流不一樣，為了驅(qū)動大

電流器件、遠(yuǎn)距離傳播、同步驅(qū)動多種器件，都需要審查電流驅(qū)動能力：輸出電流應(yīng)不小

于負(fù)載所需輸入電流；另首先，TTL、CMOS、ECL等輸入、輸出電平原則不一致，同步

采用上述多種器件時應(yīng)考慮電平之間的轉(zhuǎn)換問題。

我們在電路設(shè)計中常常碰到不一樣的邏輯電平之間的互連，不一樣口勺互連措施對電

路導(dǎo)致如下影響：

。時邏輯電平『、J影響。應(yīng)保證合格『口噪聲容限(Vohmin-VihminK).4V,Vilmax—

CMOSTTLL\rFTLLVCMOS

(4.5V-5.5V)(4.5V--5.5V)(3V-3.6V)(2.7V-3.6V)

5V5V

VOH--------4.44V

3?.3V3.3V

V|--------3.5V

HVOH-------vcc-o.1

"H-Z5V_

Voh—2.4vVOH——2.4V

_VIH0-7VC

v幫-—2VV|H—2VC

V

IL--------1.5VVTH——1.5VVTH—一，5VVJH0.5VCC

—0.8VI

v?,——0.8VV|L—

05V-0.4VVILLJ02VCC

v0L--------o.5vVOL—-VOL-

VQL—0.1V

0V01“01/0V

Volmax>0.4