課程名稱：數字系統設計及PLD應用技術課程代碼：10783實踐環節：10784Ⅰ.課程性質與設立目和規定課程性質、地位和任務數字系統設計與PLD應用技術是高等教誨自學考試電子信息工程專業（獨立本科段）考試籌劃中一門重要專業課。隨著電子信息技術迅猛發展，當代電子產品設計技術發生了革命變化，國外已廣泛采用了電子設計自動化（EDA）技術。運用EDA技術，電子系統工程師可迅速以便地實現數字系統集成。為了適應電子信息技術發展潮流和國際競爭對人材需要，在本科生中進行EDA技術教學已成為當務之急。本課程任務是：通過課堂教學和學生實際課程設計實驗鍛煉，使學生掌握數字系統與PLD應用有關基本知識，掌握當代數字系統設計思想和辦法，并具備動手設計簡樸電子系統能力。讓學生使用EDA技術，完畢數字電路及系統自動化設計。通過本課程學習，規定學生可以掌握EDA工具軟件用法和硬件描述語言（VerilogHDL）編程辦法。掌握EDA工具軟件編輯、編譯、綜合、仿真、編程下載和硬件驗證等基本操作，掌握硬件描述語言語法規則和描述方式，能用硬件描述語言完畢數字電路慣用組合邏輯和時序邏輯道路設計，并初步具備數字系統設計能力。二、本課程基本規定1．熟悉EDA設計流程。2．熟悉EDA工具軟件用法，掌握EDA技術原理圖輸入設計法，掌握用原理圖輸入法實現多層次系統電路設計。3．熟悉VerilogHDL設計模塊基本構造，熟悉VerilogHDL語言規則，熟悉用VerilogHDL實現各種類型數字電路及系統設計辦法。4．理解可編程邏輯器件分類、構造及特性，理解可編程邏輯器件編程辦法。5．熟悉EDA技術應用，掌握數字電路慣用組合邏輯和時序邏輯道路設計，并初步具備數字系統設計能力。通過本課程學習，目是使學生從功能電路設計轉向系統設計，由老式通用集成電路應用轉向可編程邏輯器件應用，從硬件設計轉向硬件軟件高度滲入設計，從而拓寬數字技術知識面和設計能力。課程基本規定是掌握數字設計基本辦法，算法設計辦法，VHDL語言基本概念、語法特性和應用，以及PLD原理、構成及應用。三、本課程與有關課程聯系本課程先修課程為電路分析基本、C語言程序設計、數字邏輯電路等信息與通信類專業基本課。Ⅱ.課程內容與考核目的試卷中對不同能力層次試題比例大體是：“識記”為10%、“理解”為30%、“應用”為60%。第一章EDA技術概述一、課程內容1、EDA技術及其發展2、Top-down設計3、數字設計流程4、慣用EDA軟件工具5、EDA技術發展趨勢二、學習目與規定本章簡介是EDA技術發展，規定掌握數字設計流程及慣用EDA軟件工具。三、考核知識點與考核規定1、EDA技術及其發展，規定達到“識記”層次。2、Top-down設計，規定達到“識記”層次。3、數字設計流程，規定達到“理解”層次。4、慣用EDA軟件工具，規定達到“識記”層次。5、EDA技術發展趨勢，規定達到“識記”層次。FPGA/CPLD器件一、課程內容1、PLD器件概述2、PLD基本原理與構造3、CPLD原理與構造4、FPGA/CPLD編程與配備5、FPGA/CPLD器件概述6、FPGA/CPLD發展趨勢二、學習目與規定本章簡介是PLD器件概述，規定掌握PLD原理與構造。三、考核知識點與考核規定1、PLD器件概述，規定達到“識記”層次。2、PLD基本原理與構造，規定達到“識記”層次。3、低密度PLD原理與構造，規定達到“識記”層次。4、CPLD原理與構造，規定達到“理解”層次。5、FPGA原理與構造，規定達到“識記”層次。6、FPGA/CPLD編程元件，規定達到“識記”層次。7、邊界掃描測試技術，規定達到“識記”層次。8、FPGA/CPLD編程與配備，規定達到“識記”層次。9、FPGA/CPLD器件概述，規定達到“識記”層次。10、FPGA/CPLD發展趨勢，規定達到“識記”層次。第三章QuartusII集成開發工具一、課程內容1、基于QuartusII進行EDA設計開發流程2、QuartusII原理圖設計3、QuartusII時序分析4、編譯和仿真5、計數器74161設計舉例二、學習目與規定基于QuartusII進行EDA設計開發流程以及QuartusII原理圖設計、時序分析、編譯和仿真等，計數器74161設計舉例。三、考核知識點與考核規定1、基于QuartusII進行EDA設計開發流程，規定達到“理解”層次。2、QuartusII原理圖設計辦法，規定達到“應用”層次。3、基于QuartusII，用74283（4位二進制全加器）設計實現一種8位全加器，并進行綜合和仿真，查看綜合成果和仿真成果，規定達到“應用”層次。4、QuartusII優化設立辦法，規定達到“識記”層次。5、QuartusII時序分析，規定達到“識記”層次。6、基于宏功能模塊設計，規定達到“識記”層次。7、鎖相環模塊，規定達到“識記”層次。Verilog設計初步一、課程內容1、Verilog簡介2、Verilog模塊構造3、Verilog基本組合電路設計4、Verilog基本時序電路設計二、學習目與規定通過本章學習，對的掌握Verilog語言基本概念、語法特性，規定應用Verilog語言來描述各種實際電路。規定掌握基于Verilog語言組合邏輯電路設計和時序邏輯電路設計。三、考核知識點與考核規定1、Verilog語言特點，規定達到“識記”層次。2、Verilog模塊構造，規定達到“理解”層次。3、Verilog基本組合電路設計辦法，規定達到“應用”層次。例：三人表決電路Verilog描述4、Verilog基本時序電路設計辦法，規定達到“應用”層次。第五章Verilog語法與要素一、課程內容1、Verilog語言要素2、常量3、數據類型4、參數5、向量6、運算符二、學習目與規定本章簡介是Verilog語法與要素，規定掌握Verilog語言里常量、數據類型等各種參數。三、考核知識點與考核規定1、Verilog語言要素，規定達到“識記”層次。2、常量，規定達到“理解”層次。3、數據類型，規定達到“識記”層次。4、參數，規定達到“識記”層次。5、向量，規定達到“識記”層次。6、運算符，規定達到“理解”層次。第六章Verilog行為語句一、課程內容1、過程語句2、塊語句3、賦值語句4、條件語句5、循環語句6、編譯批示語句7、任務與函數8、順序執行與并發執行二、學習目與規定本章簡介是Verilog行為，規定掌握Verilog語言里各種不同語句用法。三、考核知識點與考核規定1、過程語句（initial、always），其中initial規定達到“識記”層次。always規定達到“理解”層次。2、塊語句（begin-end、fork-join），其中begin-end規定達到“理解”層次。fork-join規定達到“識記”層次。3、賦值語句（assign、=、<=），規定達到“理解”層次。4、條件語句（if-else、case、casez、casex），規定達到“理解”層次。5、循環語句（for、forever、repeat、while），規定達到“理解”層次。6、編譯批示語句（`define、`include、`ifdef、`else、`endif），規定達到“識記”層次。7、任務（task）與函數（function），規定達到“識記”層次。8、順序執行與并發執行，其中并發執行l規定達到“識記”層次。順序執行規定達到“理解”層次。9、順序執行例子，規定達到“應用”層次。第七章Verilog設計層次與風格一、課程內容1、構造（Structural）描述2、行為（Behavioural）描述3、基本組合電路設計4、基本時序電路設計二、學習目與規定通過本章學習，規定掌握Verilog語言設計幾種慣用描述辦法，并可以編寫基本組合邏輯電路設計程序和時序邏輯電路設計程序。三、考核知識點與考核規定1、Verilog設計層次，規定達到“識記”層次。2、構造（Structural）描述，規定達到“識記”層次。3、行為描述特點，規定達到“識記”層次。4、門元件調用，規定達到“理解”層次。5、行為描述應用，規定達到“應用”層次。例：行為描述1位全加器6、數據流描述特點，規定達到“識記”層次。例：數據流描述1位全加器，規定達到“應用”層次。第八章Verilog設計進階一、課程內容1、加法器設計2、乘法器3、數字跑表4、實用多功能數字鐘二、學習目與規定通過本章學習，規定可以運用Verilog語言設計幾種慣用數字系統，為此后系統設計打下一種良好基本。三、考核知識點與考核規定1、加法器設計，規定達到“應用”層次。2、乘法器，規定達到“理解”層次。3、數字跑表，規定達到“應用”層次。4、設計一種可預置16進制計數器，規定達到“應用”層次。5、實用多功能數字鐘，規定達到“應用”層次。實踐環節類型課程實驗二、考核目與規定

通過上機及使用EDA實驗開發系統，加深對課程內容理解，增長感性結識，提高VerilogHDL軟件設計、編寫及程序調試能力。

規定所編程序能對的運營，并提交實驗報告。實驗報告基本規定為：

1、需求分析：陳述程序設計任務，強調實驗要做什么，明確規定：

（1）輸入形式；

（2）輸出形式；

（3）程序所能達到功能；

（4）測試：涉及對的輸入和仿真輸出成果以及實驗系統輸出成果。2、概要設計：闡明所用到開發工具、實驗系統、層次設計關系。3、詳細設計：提交帶注釋VHDL語言程序或以原理圖輸入電路圖。4、調試分析：（1）調試過程中所遇到問題及解決辦法；

（2）經驗與體會；

（3）程序所能達到功能；

（4）測試成果：答應設計輸入所實現成果。三、實驗大綱實驗總時數為16學時。《數字系統設計與PLD應用技術》課程實驗實驗一QuartusII工具軟件用法內容：1、QuartusII輸入設計法編輯、編譯、仿真和編程下載操作過程。 2、EDA實驗儀用法。實驗二原理圖設計實驗內容：1、用原理圖輸入法設計設計一位全加器電路，并完畢相應編輯、編譯、仿真和編程下載操作。2、用設計好一位全加器電路，設計4位加法器電路，掌握用原理圖輸入法實現數字系統層次化設計。實驗三VerilogHDL編程實驗（1）內容：1、用VerilogHDL設計編碼器（CT74138）和優先編碼器電路。2、完畢編碼器設計編輯、編譯、仿真和編程下載操作。實驗四VerilogHDL編程實驗（2）用VerilogHDL設計計數器（CT74161和CT74160）電路。完畢計數器設計編輯、編譯、仿真和編程下載操作。實驗五VerilogHDL編程實驗（3）用VerilogHDL設計分頻器電路。完畢分頻器設計編輯、編譯、仿真和編程下載操作。實驗六系統實驗（1）內容：1、完畢計時器系統電路設計。2、完畢計時器系統電路編輯、編譯、仿真和編程下載操作。實驗七系統實驗（2）內容：1、按鍵加法減法電路設計。2、完畢按鍵計數電路編輯、編譯、仿真和編程下載操作。實驗八系統實驗（3）內容：1、電子日歷設計。2、完畢電子日歷電路編輯、編譯、仿真和編程下載操作。Ⅲ.關于闡明與實行規定一、關于課程內容與考核目的中有關提法闡明本課程考核目的共分為三個能力層次：識記、理解和應用，她們之間是遞進級別關系，后者必要建立在前者基本上。其詳細含義為：識記：能懂得關于名詞、概念、知識含義，并能對的結識和表述，是最低層次規定。理解：在識記基本上，能全面把握基本概念、基本原理、基本辦法，能掌握關于概念、原理、辦法區別與聯系，是較高層次規定。應用：在理解基本上，能運用基本概念、基本原理、基本辦法分析和解決關于理論問題和實際問題。“應用”普通分為“簡樸應用”和“綜合應用”，其中“簡樸應用”指在理解基本上能用學過一兩個知識點分析和解決簡樸問題；“綜合應用”指在簡樸應用基本上能用學過各種知識點綜合分析和解決比較復雜問題，是最高層次規定。二、教材《數字系統設計與VerilogHDL》第四版，王金明主編，電子工業出版社出版，。三、學習指引辦法自學能力培養是至關重要，如果能掌握良好自學辦法，將起到事半功倍效果。為了有助于自學，以便能更好掌握這樣課程，但愿同窗們在自學過程中注意如下幾點：1、學生自學時，應先仔細閱讀本大綱，明確大綱規定課程內容和考試目的及所列各章中考核知識點和考核規定，以便突出重點，有放矢地掌握課程內容。2、在理解考試大綱內容基本上，依照考核知識點和考核規定，認真閱讀教材，把握各章節詳細內容，吃透每個知識點，對基本概念和基本原理必要深刻理解，對基本辦法牢固掌握，并融會貫通，在頭腦中形成完整內容體系。3、在自學各章節內容時，可以在理解基本上加以記憶，切勿死記硬背；同步在對某些知識內容進行理解把握時，聯系實際問題思考，從而達到深層次結識水平。4、為了提高自學效果，應結合自學內容，盡量多看某些例題和動手做某些練習。在指定教材中，每張中均提供了例題，這些例題多為實際應用例子，具備代表性，考生應在自學過程中仔細閱讀，從而協助理解概念和應用知識；此外，在各章末均附有豐富習題，動手做練習是達到理解、記憶、應知應會好辦法。四、課程學分本課程總共五個學分，其中含實驗一學分。五、對社會助學規定熟知考試大綱對課程提出總規定和各章知識點。掌握各知識點規定達到能力層次，并深刻理解對各知識點考核目的。輔導時，應以考試大綱為根據，制定教材為基本，不要隨意增刪內容，以免與大綱脫節。輔導時，應對學習辦法進行指引。倡導“認真閱讀教材，刻苦鉆研教材，積極爭取協助，依托自己學通”辦法。輔導時，要注意突出重點，對學生提出問題，不要有問即答，要積極啟發引導。注意相應考者能力培養，特別是對自學能力培養，要引導學生逐漸學會獨立學習，在自學過程中善于提出問題，分析問題，做出判斷，解決問題。要使學生理解試題難易與能力層次高低兩者不完全是一回事，在各個能力層次中會存在不同難度試題