第一章數制和碼制1.1概述數字量和模擬量數字量：變化在時間上和數量上都是不連續的。（存在一個最小數量單位△）模擬量：數字量以外的物理量。數字電路和模擬電路：工作信號，研究的對象，分析/設計方法以及所用的數學工具都有顯著的不同數字量和模擬量電子電路的作用：處理資訊模擬電路：用連續的模擬電壓/電流值來表示資訊數字量和模擬量電子電路的作用：處理資訊數字電路：用一個離散的電壓序列來表示資訊1.2幾種常用的數制數制：

①每一位的構成

②從低位向高位的進位規則常用到的：十進位，二進位，八進制，十六進制十進位，二進位，八進制，十六進制逢二進一逢八進一逢十進一逢十六進一十進位數二進位八進制十六進制00000000001000101102001002203001103304010004405010105506011006607011107708100010809100111910101012A11101113B12110014C13110115D14111016E15111117F不同進制數的對照表1.3不同數制間的轉換一、二－十轉換例：二、十－二轉換整數部分:例：∟∟∟∟∟∟∟∟二、十－二轉換小數部分:例：三、二－十六轉換例：將(01011110.10110010)2化為十六進制四、十六－二轉換例：將(8FAC6)16化為二進位五、八進制數與二進位數的轉換例：將(011110.010111)2化為八進制例：將(52.43)8化為二進位六、十六進制數與十進位數的轉換

十六進制轉換為十進位

十進位轉換為十六進制：通過二進位轉化

1.4二進位運算1.4.1二進位算術運算的特點 算術運算：1：和十進位算數運算的規則相同

2：逢二進一

特點：加、減、乘、除全部可以用移位和相加這兩種操作實現。簡化了電路結構

所以數字電路中普遍採用二進位算數運算1.4二進位數運算1.4.2反碼、補數和補數運算

二進位數的正、負號也是用0/1表示的。在定點運算中，最高位為符號位（0為正，1為負）如+89=（01011001）

-89=（1

1011001）二進位數的補數：最高位為符號位（0為正，1為負）正數的補數和它的原碼相同負數的補數=數值位逐位求反(反碼)+1

如+5=（00101）

-5=（11011）通過補數，將減一個數用加上該數的補數來實現10–5=510+7－12=5（捨棄進位）

7+5=12產生進位的模

7是-5對模數12的補數1011–0111=0100

（11-7=4）1011+1001=10100

=0100（捨棄進位）（11+9－16=4）0111+1001=240111是-1001對模24（16）

的補數

兩個補數表示的二進位數相加時的符號位討論例：用二進位補數運算求出13＋10、13－10、－13＋10、－13－10結論：將兩個加數的符號位和來自最高位數字位的進位相加，結果就是和的符號解：1.5幾種常用的編碼一、十進位代碼幾種常用的十進位代碼十進位數8421碼餘3碼2421碼5211碼餘3迴圈碼000000011000000000010100010100000100010110200100101001001000111300110110001101010101401000111010001110100501011000101110001100601101001110010011101701111010110111001111810001011111011011110910011100111111111010二、格雷碼特點：1.每一位的狀態變化都按一定的順序迴圈。

2.編碼順序依次變化，按表中順序變化時，相鄰代碼只有一位改變狀態。應用：減少過渡雜訊

編碼順序二進位格雷碼編碼順序二進位碼格雷碼0000000008100011001000100019100111012001000111010101111300110010111011111040100011012110010105010101111311011011601100101141110100170111010015111110002.1概述基本概念

邏輯：事物的因果關係 邏輯運算的數學基礎：邏輯代數 在二值邏輯中的變數取值：

0/12.2邏輯代數中的三種基本運算

與（AND）或（OR）非（NOT）以A=1表示開關A合上，A=0表示開關A斷開；

以Y=1表示燈亮，Y=0表示燈不亮；

三種電路的因果關係不同：與條件同時具備，結果發生Y=AANDB=A&B=A·B=ABABY0000100011或條件之一具備，結果發生Y=AORB=A+BABY0000110111非條件不具備，結果發生

AY0110幾種常用的複合邏輯運算與非 或非 與或非幾種常用的複合邏輯運算異或Y=A

BABY0000110110幾種常用的複合邏輯運算同或Y=A⊙BABY0010100011 2.3.1基本公式

2.3.2常用公式2.3邏輯代數的基本公式和常用公式2.3.1基本公式根據與、或、非的定義，得表2.3.1的布爾恒等式序號公式序號公式101′

=0;0′=110

A=0111+A=121A=A120+A=A3AA=A13A+A=A4AA′=014A+A′=15AB=BA15A+B=B+A6A(BC)=(AB)C16A+(B+C)=(A+B)+C7A(B+C)=AB+AC17A+BC=(A+B)(A+C)8(AB)′=A′+B′18(A+B)′=A′B′9(A′)′=A證明方法：推演真值表公式（17）的證明（公式推演法）：公式（17）的證明（真值表法）：ABCBCA+BCA+BA+C（A+B）(A+C)00000000001000100100010001111111100011111010111111001111111111112.3.2若干常用公式序號公式21A+AB=A22A+A′B=A+B23AB+AB′=A24A(A+B)=A25AB+A′C+BC=AB+A′CAB＋A′C+BCD=AB+A′C26A(AB)′=AB′;A′(AB)′=A′2.4邏輯代數的基本定理2.4.1代入定理

------在任何一個包含A的邏輯等式中，若以另外一個邏輯式代入式中A的位置，則等式依然成立。2.4.1代入定理應用舉例：式（17）A+BC=(A+B)(A+C) A+B(CD)=(A+B)(A+CD) =(A+B)(A+C)(A+D)2.4.1代入定理應用舉例：式（8）2.4邏輯代數的基本定理2.4.2反演定理

-------對任一邏輯式

變換順序先括弧，然後乘，最後加

不屬於單個變數的上的反號保留不變2.4.2反演定理應用舉例：2.5.1邏輯函數Y=F(A,B,C,······)------若以邏輯變數為輸入，運算結果為輸出，則輸入變數值確定以後，輸出的取值也隨之而定。輸入/輸出之間是一種函數關係。注：在二值邏輯中， 輸入/輸出都只有兩種取值0/1。2.5邏輯函數及其表示方法2.5.2邏輯函數的表示方法真值表邏輯式邏輯圖波形圖卡諾圖電腦軟體中的描述方式各種表示方法之間可以相互轉換真值表輸入變數ABC····輸出Y1Y2

····遍曆所有可能的輸入變數的取值組合輸出對應的取值邏輯式將輸入/輸出之間的邏輯關係用與/或/非的運算式表示就得到邏輯式。邏輯圖用邏輯圖形符號表示邏輯運算關係，與邏輯電路的實現相對應。波形圖將輸入變數所有取值可能與對應輸出按時間順序排列起來畫成時間波形。卡諾圖EDA中的描述方式

HDL(HardwareDescriptionLanguage)

VHDL(VeryHighSpeedIntegratedCircuit…)VerilogHDL EDIF DTIF

。。。

舉例：舉重裁判電路ABCY00000010010001101000101111011111各種表現形式的相互轉換：真值表邏輯式例：奇偶判別函數的真值表A=0,B=1,C=1使

A′BC=1A=1,B=0,C=1使AB′C=1A=1,B=1,C=0使

ABC′=1這三種取值的任何一種都使Y=1,所以

Y=?ABCY00000010010001111000101111011110真值表邏輯式：找出真值表中使Y=1的輸入變數取值組合。每組輸入變數取值對應一個乘積項，其中取值為1的寫原變數，取值為0的寫反變數。將這些變數相加即得Y。把輸入變數取值的所有組合逐個代入邏輯式中求出Y，列表邏輯式邏輯圖1.用圖形符號代替邏輯式中的邏輯運算符。邏輯式邏輯圖1.用圖形符號代替邏輯式中的邏輯運算符。2.從輸入到輸出逐級寫出每個圖形符號對應的邏輯運算式。波形圖真值表最小項m：m是乘積項包含n個因數n個變數均以原變數和反變數的形式在m中出現一次對於n變數函數有2n個最小項2.5.3邏輯函數的兩種標準形式

最小項之和最大項之積

最小項舉例：兩變數A,B的最小項三變數A,B,C的最小項最小項的編號：最小項取值對應編號ABC十進位數0000m00011m10102m20113m31004m41015m51106m61117m7最小項的性質在輸入變數任一取值下，有且僅有一個最小項的值為1。全體最小項之和為1。任何兩個最小項之積為0。兩個相鄰的最小項之和可以合併，消去一對因數，只留下公共因數。

------相鄰：僅一個變數不同的最小項如邏輯函數最小項之和的形式：例：利用公式可將任何一個函數化為邏輯函數最小項之和的形式：例：利用公式可將任何一個函數化為邏輯函數最小項之和的形式：例：利用公式可將任何一個函數化為邏輯函數最小項之和的形式：例：邏輯函數最小項之和的形式：例：邏輯函數最小項之和的形式：例：邏輯函數最小項之和的形式：例：最大項：M是相加項；包含n個因數。n個變數均以原變數和反變數的形式在M中出現一次。如：兩變數A,B的最大項對於n變數函數2n個最大項的性質在輸入變數任一取值下，有且僅有一個最大項的值為0；全體最大項之積為0；任何兩個最大項之和為1；只有一個變數不同的最大項的乘積等於各相同變數之和。最大項的編號：最大項取值對應編號ABC十進位數1117M71106M61015M51004M40113M30102M20011M10000M02.6邏輯函數的化簡法邏輯函數的最簡形式最簡與或

------包含的乘積項已經最少，每個乘積項的因數也最少，稱為最簡的與-或邏輯式。2.6.1公式化簡法反復應用基本公式和常用公式，消去多餘的乘積項和多餘的因數。例：

2.6.1公式化簡法反復應用基本公式和常用公式，消去多餘的乘積項和多餘的因數。例：

2.6.1公式化簡法反復應用基本公式和常用公式，消去多餘的乘積項和多餘的因數。例：

2.6.1公式化簡法反復應用基本公式和常用公式，消去多餘的乘積項和多餘的因數。例：

2.6.1公式化簡法反復應用基本公式和常用公式，消去多餘的乘積項和多餘的因數。例：

2.6.2卡諾圖化簡法

邏輯函數的卡諾圖表示法實質：將邏輯函數的最小項之和的以圖形的方式表示出來以2n個小方塊分別代表n變數的所有最小項，並將它們排列成矩陣，而且使幾何位置相鄰的兩個最小項在邏輯上也是相鄰的（只有一個變數不同），就得到表示n變數全部最小項的卡諾圖。表示最小項的卡諾圖二變數卡諾圖三變數的卡諾圖4變數的卡諾圖表示最小項的卡諾圖二變數卡諾圖三變數的卡諾圖4變數的卡諾圖表示最小項的卡諾圖二變數卡諾圖三變數的卡諾圖4變數的卡諾圖五變數的卡諾圖用卡諾圖表示邏輯函數將函數表示為最小項之和的形式。在卡諾圖上與這些最小項對應的位置上添入1，其餘地方添0。用卡諾圖表示邏輯函數例：用卡諾圖表示邏輯函數

用卡諾圖化簡函數依據：具有相鄰性的最小項可合併，消去不同因數。

在卡諾圖中，最小項的相鄰性可以從圖形中直觀地反映出來。合併最小項的原則：兩個相鄰最小項可合併為一項，消去一對因數四個排成矩形的相鄰最小項可合併為一項，消去兩對因數八個相鄰最小項可合併為一項，消去三對因數兩個相鄰最小項可合併為一項，

消去一對因數化簡步驟：

------用卡諾圖表示邏輯函數

------找出可合併的最小項

------化簡後的乘積項相加 （項數最少，每項因數最少）

用卡諾圖化簡函數卡諾圖化簡的原則化簡後的乘積項應包含函數式的所有最小項，即覆蓋圖中所有的1。乘積項的數目最少，即圈成的矩形最少。每個乘積項因數最少，即圈成的矩形最大。例：0001111001ABC例：000111100011111101ABC例：000111100011111101ABC例：化簡結果不唯一例：0001111000011110ABCD例：00011110001001011001111111101111ABCD約束項任意項邏輯函數中的無關項：約束項和任意項可以寫入函數式，也可不包含在函數式中，因此統稱為無關項。在邏輯函數中，對輸入變數取值的限制，在這些取值下為1的最小項稱為約束項在輸入變數某些取值下，函數值為1或為0不影響邏輯電路的功能，在這些取值下為1的最小項稱為任意項2.7具有無關項的邏輯函數及其化簡

2.7.1約束項、任意項和邏輯函數式中的無關項2.7.2無關項在化簡邏輯函數中的應用合理地利用無關項，可得更簡單的化簡結果。加入（或去掉）無關項，應使化簡後的項數最少，每項因數最少······

從卡諾圖上直觀地看，加入無關項的目的是為矩形圈最大，矩形組合數最少。0001111000101111101ABCD000111100001x0010x1011x0xx101x0xABCD000111100001x0010x1011x0xx101x0xABCD例：00011110000001011x0111xxxx1010xxABCD2.8用multisim進行邏輯函數的化簡與變換例:已知邏輯函數Y的真值表如下,試用multisim求出Y的邏輯函數式,並將其化簡為與-或形式ABCDY1000010010101001011X1100X110101110X11111ABCDY0000000011001000011X010000101101101011113.1概述門電路：實現基本運算、複合運算的單元電路，如與門、與非門、或門······門電路中以高/低電平表示邏輯狀態的1/0獲得高、低電平的基本原理高/低電平都允許有一定的變化範圍正邏輯：高電平表示1，低電平表示0

負邏輯：高電平表示0，低電平表示1

3.2半導體二極體門電路

半導體二極體的結構和外特性

（Diode）二極體的結構：

PN結+引線+封裝構成PN3.2.1二極體的開關特性：高電平：VIH=VCC低電平：VIL=0VI=VIH

D截止，VO=VOH=VCCVI=VIL

D導通，VO=VOL=0.7V二極體的開關等效電路：二極體的動態電流波形：3.2.2二極體與門設VCC=5V加到A,B的VIH=3VVIL=0V二極體導通時VDF=0.7VABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7VABY000010100111規定3V以上為10.7V以下為03.2.3二極體或門設VCC=5V加到A,B的VIH=3VVIL=0V二極體導通時VDF=0.7VABY0V0V0V0V3V2.3V3V0V2.3V3V3V2.3VABY000011101111規定2.3V以上為10V以下為0二極體構成的門電路的缺點電平有偏移帶負載能力差只用於IC內部電路3.3CMOS門電路

3.3.1MOS管的開關特性一、MOS管的結構S(Source)：源極G(Gate)：柵極D(Drain)：漏極B(Substrate):襯底金屬層氧化物層半導體層PN結以N溝道增強型為例：以N溝道增強型為例：當加+VDS時，VGS=0時，D-S間是兩個背向PN結串聯，iD=0加上+VGS，且足夠大至VGS>VGS(th),D-S間形成導電溝道（N型層）開啟電壓二、輸入特性和輸出特性輸入特性：直流電流為0，看進去有一個輸入電容CI，對動態有影響。輸出特性：

iD=f(VDS)對應不同的VGS下得一族曲線。漏極特性曲線（分三個區域）截止區恒流區可變電阻區漏極特性曲線（分三個區域）截止區：VGS<VGS(th)，iD=0,ROFF>109Ω漏極特性曲線（分三個區域）恒流區：iD

基本上由VGS決定，與VDS關係不大漏極特性曲線（分三個區域）

可變電阻區：當VDS較低（近似為0），VGS一定時， 這個電阻受VGS控制、可變。三、MOS管的基本開關電路四、等效電路OFF，截止狀態

ON，導通狀態五、MOS管的四種類型增強型耗盡型大量正離子導電溝道3.3.2CMOS反相器的電路結構和工作原理一、電路結構二、電壓、電流傳輸特性三、輸入雜訊容限結論：可以通過提高VDD來提高雜訊容限3.3.3CMOS反相器的靜態輸入和輸出特性一、輸入特性二、輸出特性二、輸出特性3.3.4CMOS反相器的動態特性一、傳輸延遲時間二、交流雜訊容限三、動態功耗三、動態功耗

3.3.5其他類型的CMOS門電路一、其他邏輯功能的門電路1.與非門2.或非門帶緩衝極的CMOS門1、與非門帶緩衝極的CMOS門2.解決方法二、漏極開路的門電路（OD門）

三、CMOS傳輸門及雙向模擬開關1.傳輸門2.雙向模擬開關四、三態輸出門三態門的用途雙極型三極管的開關特性 （BJT,BipolarJunctionTransistor）3.5TTL門電路

3.5.1半導體三極管的開關特性一、雙極型三極管的結構管芯+三個引出電極+外殼基區薄低摻雜發射區高摻雜集電區低摻雜以NPN為例說明工作原理：當VCC

>>VBBbe結正偏,bc結反偏e區發射大量的電子b區薄，只有少量的空穴bc反偏，大量電子形成IC二、三極管的輸入特性和輸出特性

三極管的輸入特性曲線（NPN）VON

：開啟電壓矽管，0.5~0.7V鍺管，0.2~0.3V近似認為:VBE<VONiB=0VBE≥VONiB

的大小由外電路電壓，電阻決定

三極管的輸出特性固定一個IB值，即得一條曲線，在VCE>0.7V以後，基本為水準直線特性曲線分三個部分放大區：條件VCE>0.7V,iB>0,iC隨iB成正比變化，ΔiC=βΔiB。飽和區：條件VCE<0.7V,iB>0,VCE很低，ΔiC

隨ΔiB增加變緩，趨於“飽和”。截止區：條件VBE=0V,iB=0,iC=0,c—e間“斷開”。三、雙極型三極管的基本開關電路只要參數合理：VI=VIL時，T截止，VO=VOHVI=VIH時，T導通，VO=VOL工作狀態分析：圖解分析法：四、三極管的開關等效電路截止狀態飽和導通狀態五、動態開關特性從二極體已知，PN結存在電容效應。在飽和與截止兩個狀態之間轉換時，iC的變化將滯後於VI，則VO的變化也滯後於VI。六、三極管反相器三極管的基本開關電路就是非門 實際應用中，為保證 VI=VIL時T可靠截止，常在 輸入接入負壓。

參數合理？VI=VIL時，T截止，VO=VOHVI=VIH時，T截止，VO=VOL例3.5.1：計算參數設計是否合理5V-8V3.3KΩ10KΩ1KΩβ=20VCE(sat)=0.1VVIH=5VVIL=0V例3.5.1：計算參數設計是否合理將發射極外接電路化為等效的VB與RB電路當當又因此，參數設計合理3.5.2TTL反相器的電路結構和工作原理一、電路結構設

二、電壓傳輸特性二、電壓傳輸特性二、電壓傳輸特性需要說明的幾個問題：

三、輸入雜訊容限3.5.3TTL反相器的靜態輸入特性和輸出特性

例：扇出係數（Fan-out），試計算門G1能驅動多少個同樣的門電路負載。輸入輸出3.5.4TTL反相器的動態特性一、傳輸延遲時間1、現象二、交流雜訊容限（b）負脈衝雜訊容限（a）正脈衝雜訊容限

當輸入信號為窄脈衝，且接近於tpd時，輸出變化跟不上，變化很小，因此交流雜訊容限遠大於直流雜訊容限。三、電源的動態尖峰電流2、動態尖峰電流3.5.5其他類型的TTL門電路一、其他邏輯功能的門電路1.與非門2.或非門3.與或非門4.異或門二、集電極開路的門電路1、推拉式輸出電路結構的局限性①輸出電平不可調②負載能力不強，尤其是高電平輸出③輸出端不能並聯使用

OC門2、OC門的結構特點OC門實現的線與3、外接負載電阻RL的計算3、外接負載電阻RL的計算3、外接負載電阻RL的計算三、三態輸出門（ThreestateOutputGate,TS）三態門的用途一、高速系列74H/54H（High-SpeedTTL）電路的改進(1)輸出級採用複合管（減小輸出電阻Ro）(2)減少各電阻值2.性能特點速度提高的同時功耗也增加2.4.5TTL電路的改進系列

（改進指標：)二、肖特基系列74S/54S（SchottkyTTL）電路改進採用抗飽和三極管用有源泄放電路代替74H系列中的R3減小電阻值2.性能特點速度進一步提高，電壓傳輸特性沒有線性區，功耗增大4.1概述一、組合邏輯電路的特點從功能上從電路結構上任意時刻的輸出僅取決於該時刻的輸入不含記憶（存儲）元件二、邏輯功能的描述組合邏輯電路組合邏輯電路的框圖一、邏輯抽象分析因果關係，確定輸入/輸出變數定義邏輯狀態的含意（賦值）列出真值表二、寫出函數式三、選定器件類型四、根據所選器件：對邏輯式化簡（用門） 變換（用MSI） 或進行相應的描述（PLD）五、畫出邏輯電路圖，或下載到PLD

六、工藝設計4.2.2組合邏輯電路的設計方法設計舉例：設計一個監視交通信號燈狀態的邏輯電路如果信號燈出現故障，Z為1RAGZ設計舉例：1.抽象輸入變數:

紅（R）、黃（A）、綠（G）輸出變數：故障信號（Z）2.寫出邏輯運算式輸入變數輸出RAGZ00010010010001111000101111011111設計舉例：3.選用小規模SSI器件4.化簡5.畫出邏輯圖4.3若干常用組合邏輯電路4.3.1編碼器編碼：將輸入的每個高/低電平信號變成一個對應的二進位代碼普通編碼器優先編碼器一、普通編碼器特點：任何時刻只允許輸入一個編碼信號。例：3位二進位普通編碼器輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111利用無關項化簡，得：二、優先編碼器特點：允許同時輸入兩個以上的編碼信號，但只對其中優先權最高的一個進行編碼。例：8線-3線優先編碼器（設I7優先權最高…I0優先權最低）輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000低電平實例：

74HC148選通信號選通信號附

加

輸

出

信

號為0時，電路工作無編碼輸入為0時，電路工作有編碼輸入輸入輸出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110狀態11不工作01工作，但無輸入10工作，且有輸入00不可能出現附加輸出信號的狀態及含意控制端擴展功能舉例：例： 用兩片8線-3線優先編碼器

16線-4線優先編碼器其中，的優先權最高···狀態11不工作01工作，但無輸入10工作，且有輸入00不可能出現第一片為高優先權只有(1)無編碼輸入時，(2)才允許工作第(1)片時表示對的編碼低3位輸出應是兩片的輸出的“或”三、二-十進位優先編碼器將編成0110~1110

的優先權最高，

最低輸入的低電平信號變成一個對應的十進位的編碼4.3.2解碼器解碼：將每個輸入的二進位代碼譯成對應的輸出高、低電平信號。常用的有：二進位解碼器，二-十進位解碼器，顯示解碼器等一、二進位解碼器例：3線—8線解碼器輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000真值表邏輯運算式：用電路進行實現用二極體與門陣列組成的3線－8線解碼器

集成解碼器實例：74HC138低電平輸出附加控制端74HC138的功能表：輸入輸出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111利用附加控制端進行擴展例：用74HC138（3線—8線解碼器）

4線—16線解碼器D3=1D3=0二、二—十進位解碼器將輸入BCD碼的10個代碼譯成10個高、低電平的輸出信號

BCD碼以外的偽碼，輸出均無低電平信號產生例：74HC42三、用解碼器設計組合邏輯電路1.基本原理

3位二進位解碼器給出3變數的全部最小項;

。。。

n位二進位解碼器給出n變數的全部最小項;

任意函數 將n位二進位解碼輸出的最小項組合起來，可獲得任何形式的輸入變數不大於n的組合函數2.舉例例：利用74HC138設計一個多輸出的組合邏輯電路，輸出邏輯函數式為：四、顯示解碼器1.七段字元顯示器如：2.BCD七段字元顯示解碼器 （代碼轉換器）7448輸入輸出數字A3A2A1A0YaYbYcYdYeYfYg字形000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010000110111101100110011211000100011131101100101114111000011111511110000000真值表卡諾圖BCD－七段顯示解碼器7448的邏輯圖7448的附加控制信號：（1）燈測試輸入當時，Ya~Yg全部置為17448的附加控制信號：（2）滅零輸入當時，時，則滅燈7448的附加控制信號：（3）滅燈輸入/滅零輸出輸入信號，稱滅燈輸入控制端：無論輸入狀態是什麼，數碼管熄滅輸出信號，稱滅零輸出端：只有當輸入，且滅零輸入信號時，才給出低電平因此表示解碼器將本來應該顯示的零熄滅了

例：利用和的配合，實現多位顯示系統的滅零控制整數部分：最高位是0，而且滅掉以後，輸出作為次高位的輸入信號小數部分：最低位是0，而且滅掉以後，輸出作為次低位的輸入信號4.3.3數據選擇器一、工作原理A1A0Y11XX0000D10001D11010D12011D13例：“雙四選一”，74HC153

分析其中的一個“四選一”例：用兩個“四選一”接成“八選一”“四選一”只有2位地址輸入，從四個輸入中選中一個“八選一”的八個數據需要3位地址代碼指定其中任何一個二、用數據選擇器設計組合電路1.基本原理

具有n位地址輸入的數據選擇器，可產生任何形式的輸入變數不大於n+1的組合函數例如：4.3.4加法器一、1位加法器1.半加器，不考慮來自低位的進位，將兩個1位的二進位數相加輸入輸出ABSCO00000110101011012.全加器：將兩個1位二進位數及來自低位的進位相加

輸入輸出ABCISCO000000011001010011011001010101110011111174LS18374HC183二、多位加法器串行進位加法器優點：簡單缺點：慢2.超前進位加法器基本原理：加到第i位的進位輸入信號是兩個加數第i位以前各位（0~j-1）的函數，可在相加前由A,B兩數確定。優點：快，每1位的和及最後的進位基本同時產生。缺點：電路複雜。74LS283三、用加法器設計組合電路基本原理：若能生成函數可變換成輸入變數與輸入變數相加若能生成函數可變換成輸入變數與常量相加例：將BCD的8421碼轉換為餘3碼輸入輸出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100思考：已知X是3位二進位數（其值小於等於5），試實現Y=3X並用7段數碼管進行顯示?Y=3X？D2D1D04.3.5數值比較器用來比較兩個二進位數的數值大小一、1位數值比較器A,B比較有三種可能結果二、多位數值比較器原理：從高位比起，只有高位相等，才比較下一位。例如：2.積體電路CC14585實現4位二進位數的比較3.比較兩個8位二進位數的大小4.4組合邏輯電路中的競爭-冒險現象4.4.1競爭-冒險現象及成因一、什麼是“競爭”兩個輸入“同時向相反的邏輯電平變化”，稱存在“競爭”

二、因“競爭”而可能在輸出產 生尖峰脈衝的現象，稱為 “競爭-冒險”。三、2線—4線解碼器中的競爭-冒險現象

4.4.2*略4.4.3消除競爭-冒險現象的方法一、接入濾波電容 尖峰脈衝很窄，用很小的電容就可將尖峰削弱到VTH

以下。二、引入選通脈衝 取選通脈衝作用時間，在電路達到穩定之後，P的高電平期的輸出信號不會出現尖峰。三、修改邏輯設計例：4.5用multisim分析組合邏輯電路例:用mulitisim分析邏輯電路.找出電路的邏輯函數式和邏輯真值表。5.1概述一、用於記憶1位二進位信號

1.有兩個能自行保持的狀態

2.根據輸入信號可以置成0或1二、分類

1.按觸發方式（電平，脈衝，邊沿）

2.按邏輯功能（RS,JK,D,T）

5.2SR鎖存器一、電路結構與工作原理0000001110011011010001101100①1110①①二、動作特點在任何時刻，輸入都能直接改變輸出的狀態。例：5.3電平觸發的觸發器一、電路結構與工作原理0XX000XX1110000100111100111011101001011011101*11111*二、動作特點在CLK=1的全部時間裏，S和R的變化都將引起輸出狀態的變化。D觸發器0XX000XX1110000100111100111011101001011011101*11111*5.4脈衝觸發的觸發器一、電路結構與工作原理提高可靠性，要求每個CLK週期輸出狀態只能改變1次XXXX0000001110011011010001101101*1111*JKQ’主從SRQQQ’CLKJ主從SRKQQ’QQ’CLK(5)列出真值表XXXX00000011100110110100011011011110XXXX0000001110011011010001101101*1111*主從SRJKQQ’QQ’CLK二、脈衝觸發方式的動作特點主從SRJKQQ’QQ’CLK5.5邊沿觸發的觸發器為了提高可靠性，增強抗干擾能力，希望觸發器的次態僅取決於CLK的下降沿（或上升沿）到來時的輸入信號狀態，與在此前、後輸入的狀態沒有關係。用CMOS傳輸門的邊沿觸發器維持阻塞觸發器用門電路tpd的邊沿觸發器

···一、電路結構和工作原理1、用兩個電平觸發D觸發器組成的邊沿觸發器利用CMOS傳輸門的邊沿觸發器XXX0X01X15.6觸發器的邏輯功能及其描述方法5.6.1觸發器按邏輯功能的分類 時鐘控制的觸發器中 由於輸入方式不同（單端，雙端輸入）、次態（）隨輸入變化的規則不同一、SR觸發器1.定義，凡在時鐘信號作用下，具有如下功能的觸發器稱為SR觸發器0000001110011011010001101101*1111*二、JK觸發器1.定義00000011100110110100011011011110三、T觸發器1.定義：凡在時鐘信號作用下，具有如下功能的觸發器000010101110四、D觸發器1.定義：凡在時鐘信號作用下，具有如下功能的觸發器000010101111。。。。邏輯功能：是與輸入及在CLK作用後穩態之間的關係（RS,JK,D,T）

電路結構形式：具有不同的動作特點（轉換狀態的動態過程）（同步，主從，邊沿）5.7觸發器的動態特性一、輸入信號寬度二、傳輸延遲時間6.1概述一、時序邏輯電路的特點功能上：任一時刻的輸出不僅取決於該時刻的輸入，還與電路原來的狀態有關。例：串行加法器，兩個多位數從低位到高位逐位相加

2.電路結構上

①包含存儲電路和組合電路 ②記憶體狀態和輸入變數共同決定輸出二、時序電路的一般結構形式與功能描述方法可以用三個方程組來描述：三、時序電路的分類1.同步時序電路與非同步時序電路同步：存儲電路中所有觸發器的時鐘使用統一的clk,狀態變化發生在同一時刻非同步：沒有統一的clk,觸發器狀態的變化有先有後2.Mealy型和Moore型Mealy型：Moore型：6.2時序電路的分析方法6.2.1同步時序電路的分析方法分析：找出給定時序電路的邏輯功能 即找出在輸入和CLK作用下，電路的次態和輸出。一般步驟：①從給定電路寫出存儲電路中每個觸發器的驅動方程（輸入的邏輯式），得到整個電路的驅動方程。②將驅動方程代入觸發器的特性方程，得到狀態方程。③從給定電路寫出輸出方程。例：TTL電路6.2.2時序電路的狀態轉換表、狀態轉換圖、狀態機流程圖和時序圖一、狀態轉換表0000010001010001001100111000100101010111001100001111000100000100102010030110410005101061101700000111110000二、狀態轉換圖三、狀態機流程圖（StateMachineChart）四、時序圖例：（4）列狀態轉換表：（5）狀態轉換圖00011011001/010/011/000/1111/100/001/010/0*6.2.3非同步時序邏輯電路的分析方法各觸發器的時鐘不同時發生例：TTL電路6.3若干常用的時序邏輯電路6.3.1寄存器和移位寄存器一、寄存器①用於寄存一組二值代碼，N位寄存器由N個觸發器組成，可存放一組N位二值代碼。②只要求其中每個觸發器可置1，置0。例1：例：用維-阻觸發器結構的74HC175二、移位寄存器（代碼在寄存器中左/右移動）具有存儲+移位功能器件實例：74LS194A，左/右移，並行輸入，保持，非同步置零等功能R’DS1S0工作狀態0XX置零100保持101右移110左移111並行輸入

擴展應用（4位8位）6.3.2計數器用於計數、分頻、定時、產生節拍脈衝等分類：按時鐘分，同步、非同步 按計數過程中數字增減分，加、減和可逆 按計數器中的數字編碼分，二進位、二-十進位和 迴圈碼…

按計數容量分，十進位，六十進位…一、同步計數器同步二進位計數器①同步二進位加法計數器原理：根據二進位加法運算規則可知：在多位二進位數末位加1，若第i位以下皆為1時，則第i位應翻轉。由此得出規律，若用T觸發器構成計數器，則第i位觸發器輸入端Ti的邏輯式應為：器件實例：74161工作狀態X0XXX置0（非同步）10XX預置數（同步）X1101保持（包括C）X11X0保持（C=0）1111計數②同步二進位減法計數器原理：根據二進位減法運算規則可知：在多位二進位數末位減1，若第i位以下皆為0時，則第i位應翻轉。由此得出規律，若用T觸發器構成計數器，則第i位觸發器輸入端Ti的邏輯式應為：③同步加減計數器加/減計數器加/減計數結果加/減計數器計數結果兩種解決方案a.單時鐘方式加/減脈衝用同一輸入端，由加/減控制線的高低電平決定加/減器件實例：74LS191（用T觸發器）工作狀態X11X保持XX0X預置數(非同步)010加計數011減計數b.雙時鐘方式器件實例：74LS193（採用T’觸發器，即T=1）2.同步十進位計數器①加法計數器

基本原理：在四位二進位計數器基礎上修改，當計到1001時，則下一個CLK電路狀態回到0000。能自啟動器件實例：74160工作狀態X0XXX置0（非同步）10XX預置數（同步）X1101保持（包括C）X11X0保持（C=0）1111計數②減法計數器基本原理：對二進位減法計數器進行修改，在0000時減“1”後跳變為1001，然後按二進位減法計數就行了。能自啟動③十進位可逆計數器基本原理一致，電路只用到0000~1001的十個狀態實例器件單時鐘：74190,168雙時鐘：74192二.非同步計數器1.二進位計數器①非同步二進位加法計數器在末位+1時，從低位到高位逐位進位方式工作。原則：每1位從“1”變“0”時，向高位發出進位，使高位翻轉②非同步二進位減法計數器在末位-1時，從低位到高位逐位借位方式工作。原則：每1位從“0”變“1”時，向高位發出進位，使高位翻轉2、非同步十進位加法計數器原理：在4位二進位非同步加法計數器上修改而成，要跳過1010~1111這六個狀態12345678910J=0J=1J=0J=K=1J=1J=0器件實例：二－五－十進位非同步計數器74LS290三、任意進制計數器的構成方法

用已有的N進制晶片，組成M進制計數器，是常用的方法。N進制M進制1.N>M原理：計數迴圈過程中設法跳過N－M個狀態。具體方法：置零法置數法例：將十進位的74160接成六進制計數器非同步置零法工作狀態X0XXX置0（非同步）10XX預置數（同步）X1101保持（包括C）X11X0保持（C=0）1111計數例：將十進位的74160接成六進制計數器非同步置零法置數法

(a)置入0000

(b)置入10012.N<M①M=N1×N2先用前面的方法分別接成N1和N2兩個計數器。N1和N2間的連接有兩種方式：a.並行進位方式：用同一個CLK，低位片的進位輸出作為高位片的計數控制信號（如74160的EP和ET）b.串行進位方式：低位片的進位輸出作為高位片的CLK，兩片始終同時處於計數狀態例：用74160接成一百進制

工作狀態X0XXX置0（非同步）10XX預置數（同步）X1101保持（包括C）X11X0保持（C=0）1111計數例：用兩片74160接成一百進制計數器並行進位法串行進位法②M不可分解採用整體置零和整體置數法：先用兩片接成M’>M的計數器然後再採用置零或置數的方法例：用74160接成二十九進制

工作狀態X0XXX置0（非同步）10XX預置數（同步）X1101保持（包括C）X11X0保持（C=0）1111計數例：用74160接成二十九進制整體置零（非同步）整體置數（同步）四、移位寄存器型計數器1.環形計數器2.扭環形計數器五、計數器應用實例例1，計數器+解碼器→順序節拍脈衝發生器例2，計數器+數據選擇器→序列脈衝發生器發生的序列：000101116.4時序邏輯電路的設計方法6.4.1同步時序邏輯電路的設計方法設計的一般步驟一、邏輯抽象，求出狀態轉換圖或狀態轉換表1.確定輸入/輸出變數、電路狀態數。2.定義輸入/輸出邏輯狀態以及每個電路狀態的含意，並對電路狀態進行編號。3.按設計要求列出狀態轉換表，或畫出狀態轉換圖。二、狀態化簡若兩個狀態在相同的輸入下有相同的輸出，並轉換到同一個次態，則稱為等價狀態；等價狀態可以合併。三、狀態分配（編碼）1.確定觸發器數目。2.給每個狀態規定一個代碼。（通常編碼的取法、排列順序都依照一定的規律）四、選定觸發器類型求出狀態方程，驅動方程，輸出方程。五、畫出邏輯圖六、檢查自啟動例：設計一個串行數據檢測器，要求在連續輸入三個或三個以上“1”時輸出為1，其餘情況下輸出為0。一、抽象、畫出狀態轉換圖二、狀態化簡用X（1位）表示輸入數據用Y（1位）表示輸出（檢測結果）三、狀態分配取n=2，令的00、01、10為則，四、選用JK觸發器，求方程組五、畫邏輯圖六、檢查電路能否自啟動將狀態“11”代入狀態方程和輸出方程，分別求X=0/1下的次態和現態下的輸出，得到：能自啟動6.6用multisim分析時序邏輯電路例:分析下圖的計數器電路。求電路的時序圖.說明這是幾進制的計數器。第八章可編程邏輯器件

（PLD,ProgrammableLogicDevice）8.1概述一、PLD的基本特點1.數字積體電路從功能上有分為通用型、專用型兩大類2.PLD的特點：是一種按通用器件來生產，但邏輯功能是由用戶通過對器件編程來設定的數字系統二、PLD的發展和分類PROM是最早的PLDPAL可編程邏輯陣列FPLA現場可編程陣列邏輯GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件FPGA現場可編程門陣列ISP-PLD在系統可編程的PLD三、LSI中用的邏輯圖符號8.2現場可編程邏輯陣列FPLA組合電路和時序電路結構的通用形式A0~An-1W0W(2n-1)D0Dm8.2FPLA組合電路和時序電路結構的通用形式8.3PAL（ProgrammableArrayLogic）8.3.1PAL的基本電路結構一、基本結構形式 可編程“與”陣列+固定“或”陣列+輸出電路 最簡單的形式為：二、編程單元出廠時，所有的交叉點均有熔絲8.3.2PAL的輸出電路結構和回饋形式一.專用輸出結構用途：產生組合邏輯電路二.可編程輸入/輸出結構用途：組合邏輯電路，有三態控制可實現匯流排連接可將輸出作輸入用三.寄存器輸出結構用途：產生時序邏輯電路四.異或輸出結構時序邏輯電路還可便於對“與-或”輸出求反五.運算回饋結構時序邏輯電路可產生A、B的十六種算術、邏輯運算8.3.3PAL的應用舉例8.4通用邏輯陣列GAL8.4.1電路結構形式可編程“與”陣列+固定“或”陣列+可編程輸出電路

OLMC編程單元採用E2CMOS可改寫GAL16V88.4.2OLMC數據選擇器8.4.3GAL的輸入和輸出特性GAL是一種較為理想的高輸入阻抗器件GAL輸出緩衝級8.5可擦除的可編程邏輯陣列EPLD一、結構特點相當於“與-或”陣列（PAL）+OLMC二、採用EPROM工藝集成度提高8.7現場可編程門陣列FPGA一、基本結構1.IOB2.CLB3.互連資源4.SRAM1.IOB可以設置為輸入/輸出；輸入時可設置為：同步（經觸發器） 非同步（不經觸發器）2.CLB本身包含了組合電路和觸發器，可構成小的時序電路將許多CLB組合起來，可形成大系統3.互連資源4.SRAM

分佈式

每一位觸發器控制一個編程點

二、編程數據的裝載數據可先放在EPROM或PC機中通電後，自行啟動FPGA內部的一個時序控制邏輯電路，將在EPROM中存放的數據讀入FPGA的SRAM中“裝載”結束後，進入編程設定的工作狀態！！每次停電後，SRAM中數據消失下次工作仍需重新裝載8.8在系統可編程通用數字開關（ispGDS）ispGDS22的結構框圖8.9PLD的編程以上各種PLD均需離線進行編程操作，使用開發系統一、開發系統硬體：電腦+編程器軟體：開發環境（軟體平臺）

VHDL,Verilog

真值表，方程式，電路邏輯圖（Schematic）狀態轉換圖（FSM）二、步驟抽象（系統設計採用Top-Down的設計方法）選定PLD選定開發系統編寫根源程式（或輸入檔）調試，運行仿真，產生下載檔下載測試9.1概述一、硬體描述語言的作用二、硬體描述語言的發展三、硬體描述語言的分類10.1概述一、獲取矩形脈衝的方法1.脈衝波形發生電路2.脈衝波形整形電路二、描述矩形脈衝特性的主要參數10.2施密特觸發器（常用的一類脈衝整形電路）10.2.1用門電路組成的施密特觸發器10.2.2集成施密特觸發器一、雙極型IC1.2.器件實例7413二、CMOSIC施密特觸發器的主要特點：輸入信號在上升和下降過程中，電路狀態轉換的輸入電平不同電路狀態轉換時有正回饋過程，使輸出波形邊沿變陡10.2.3施密特觸發器的應用一、用於波形變換 二、用於鑒幅10.2.3施密特觸發器的應用三、用於脈衝整形10.3單穩態觸發器特點：①有一個穩態和一個暫穩態。②在外界觸發信號作用下，能從穩態→暫穩態，維持一段時間後自動返回穩態。③暫穩態維持的時間長短取決於電路內部參數。10.3.1用門電路組成的單穩態觸發器一、積分型G1和G2為TTL門1、原理分析2.性能參數計算輸出脈寬：二、微分型G1和G2為CMOS門1.原理分析二、微分