什么叫封裝?

封裝，就是指把硅片上的電路管腳,用導線接引到外部接頭處,以便與其它器件連接.封裝形式是指安裝半導體集成電路芯片用的外殼。它不僅起著安裝、固定、密封、保護芯片及增強電熱性能等方面的作用，而且還通過芯片上的接點用導線連接到封裝外殼的引腳上，這些引腳又通過印刷電路板上的導線與其他器件相連接，從而實現內部芯片與外部電路的連接。因為芯片必須與外界隔離，以防止空氣中的雜質對芯片電路的腐蝕而造成電氣性能下降。另一方面，封裝后的芯片也更便于安裝和運輸。由于封裝技術的好壞還直接影響到芯片自身性能的發揮和與之連接的PCB(印制電路板)的設計和制造，因此它是至關重要的。

衡量一個芯片封裝技術先進與否的重要指標是芯片面積與封裝面積之比，這個比值越接近1越好。

封裝主要分為DIP雙列直插和SMD貼片封裝兩種。

從結構方面，封裝經歷了最早期的晶體管TO（如TO-83、TO32）封裝發展到了雙列直插封裝，隨后由PHILIP公司開發出了SOP小外型封裝，以后逐漸派生出SOJ（J型引腳小外形封裝）、TSOP（薄小外形封裝）、VSOP（甚小外形封裝）、SSOP（縮小型SOP）、TSSOP（薄的縮小型SOP）及SOT（小外形晶體管）、SOIC（小外形集成電路）等。

從材料介質方面，包括金屬、陶瓷、塑料、塑料，目前很多高強度工作條件需求的電路如軍工和宇航級別仍有大量的金屬封裝。

封裝大致經過了如下發展進程：

結構方面：TO－>DIP－>PLCC－>QFP－>BGA

－>CSP；

材料方面：金屬、陶瓷－>陶瓷、塑料－>塑料；

引腳形狀：長引線直插－>短引線或無引線貼裝－>球狀凸點；

裝配方式：通孔插裝－>表面組裝－>直接安裝Part4TMS320C54x硬件設計及接口技術DSP硬件設計是DSP應用系統設計的基礎。一個DSP最小系統是由內部硬件資源如CPU、片內外設、存儲器（ROM、RAM或FLASH）和外圍輔助電路組成。一般的實際應用系統是由最小系統和輸入輸出接口、通信接口、人機交互接口、外部程序存儲器或數據存儲器等外圍擴展電路組成。Part4TMS320C54x硬件設計及接口技術目錄4.1基于C54x的DSP最小系統設計4.2C54x外部總線結構4.3存儲器擴展4.4A/D、D/A與DSP的接口技術4.5Bootloader功能的實現4.6C54x系統設計實例4.7DSP系統的調試與抗干擾措施Part4TMS320C54x硬件設計及接口技術4.1基于C54x的DSP最小系統設計DSP最小系統就是指沒有輸入擴展、輸出擴展、除了片內通信通道也沒有通信擴展的基本獨立的、功能極其有限的DSP系統。最小系統是DSP系統硬件設計的基礎DSP最小系統的設計與DSP芯片結合的最緊密最小系統正常工作是整個DSP硬件系統正常工作的基礎Part4TMS320C54x硬件設計及接口技術4.1.1DSP電源電路設計1.單3.3V電源輸出的電源管理芯片TPS75733的典型應用電路如圖所示：TPS75733有兩種封裝形式（5針的TO–220封裝和TO–263表面貼封裝），如圖所示Part4TMS320C54x硬件設計及接口技術1.單3.3V電源輸出的電源管理芯片其引腳功能如表引腳號引腳名稱I/O特性引腳功能1ENI輸入使能2INI輸入電壓3GND地4OUTPUTO輸出電壓5PGIFB反饋輸入/PG輸出Part4TMS320C54x硬件設計及接口技術2.單1.8V電源輸出的電源管理芯片TPS75718的典型電路所示：

Part4TMS320C54x硬件設計及接口技術3.雙電源供電電路其中TPS73HD318的封裝形式28PinTSSOP封裝），如圖所示。Part4TMS320C54x硬件設計及接口技術各管腳的功能如表所示

管腳名稱管腳功能GND接地EN使能，低有效1IN第一路電源輸入1OUT第一路電源輸出2IN第二路電源輸入2OUT第二路電源輸出RESET復位脈沖輸出1FB/SENSE第一路電源輸出電壓反饋端2SENSE第二路電源輸出電壓反饋端Part4TMS320C54x硬件設計及接口技術采用TPS73HD318為DSPC5402供電的典型電路如圖所示Part4TMS320C54x硬件設計及接口技術4.1.2DSP復位電路設計C54x的初始工作狀態：ST0的值為：ST1的值為:字段ARPTCCOVAOVBDP復位值011000字段BRAFCPLXFHMINTMOVMSXMC16FRCTCMPTASM復位值00101010000Part4TMS320C54x硬件設計及接口技術PMST的值為：擴展程序計數器XPC=0000H程序計數器PC=FF80H中斷標志寄存器IFR=0000H將地址總線置為FF80H控制線均處于無效狀態使數據總線處于高阻狀態字段IPTRMP/MCOVLYAVISDROMCLKOFFSUMULSST復位值1FFh取決于引腳MP/MC的電平0000N/AN/APart4TMS320C54x硬件設計及接口技術對DSP進行復位的方法有以下幾種：

1.軟件復位法，可同時參考軟件復位與硬件復位區別2.硬件復位法:上電復位、手動復位、自動復位1)RC復位電路:利用RC電路的延遲特性來產生復位所需要的低電平時間，其電路結構如圖所示：100kΩ4.7uf5vt=167ms要求：100~200ms施密特觸發器保證復位脈沖低電平持續期的穩定。Part4TMS320C54x硬件設計及接口技術

RC手動復位電路可以在系統運行異常的任何時候，用手動方式按鍵產生復位信號，其電路結構如圖所示：50Ω100kΩ4.7uf復位電壓0.238v<0.4v低電壓門限Part4TMS320C54x硬件設計及接口技術2)專用集成電路提供的復位最常用的“看門狗”芯片是Maxim公司的MAX705/6芯片。MAX706的封裝形式（8PinDIP/SO封裝）如圖3.11所示：SO(smallout-line)小尺寸Part4TMS320C54x硬件設計及接口技術用MAX706構建的C54x的復位電路如圖所示：Part4TMS320C54x硬件設計及接口技術4.1.3DSP時鐘電路設計1.基礎時鐘的產生

（a）外接無源晶振的時鐘電路（b）外接有源晶振的時鐘電路時鐘信號走線長度盡可能短，線寬盡可能大，與其它印制線間距盡可能大，緊靠器件布局布線，必要時可以走內層，以及用地線包圍；

需要用DSP片內的振蕩器，信號質量較差

有源晶振不需要DSP的內部振蕩器，信號質量穩定10MHZ建議采用精度較高的石英晶體，盡可能不要采用精度低的陶瓷晶體22pf22pfPart4TMS320C54x硬件設計及接口技術2.鎖相環PLLPLL倍頻系統的選擇通過軟件控制時鐘方式寄存器CLKMD來實現。CLKMD是地址為0058H的存儲器映像寄存器(MMR)，其位結構如表所示：數據位15~121110~3210字段名PLLMULPLLDIVPLLCOUNTPLLON/OFFPLLNDIVPLLSTATUS讀寫方式R/WR/WR/WR/WR/WRPart4TMS320C54x硬件設計及接口技術PLLON/OFF：PLL通斷，它和PLLNDIV共同決定是否使用PLL，其狀態決定如下表所示。PLLON/OFFPLLNDIVPLL狀態00off01on10on11onPart4TMS320C54x硬件設計及接口技術PLL的PLLNDIV、PLLDIV和PLLMUL共同確定了倍頻因子，倍頻因子的確定如下表所示。PLLNDIVPLLDIVPLLMUL倍頻因子0×0~140.50×150.25100~14PLLMUL+110151110或偶數（PLLMUL+1）/211奇數PLLMUL/4Part4TMS320C54x硬件設計及接口技術3.PLL的硬件配置：時鐘模式引腳(CLKMD1、CLKMD2和CLKMD3)與時鐘的倍頻因子的關系如下表所示CLKMD1CLKMD2CLKMD3CLKMD復位值復位后的時鐘模式000E007h15*CLKIN0013007h10CLKIN0104007h5CLKIN0111007h2CLKIN100F007h1CLMIN1010000h1/2CLKIN110F000h1/4CLKIN111-保留Part4TMS320C54x硬件設計及接口技術4.PLL的配置切換實現倍頻切換的步驟如下：步驟1：復位PLLNDIV，選擇DIV方式步驟2：檢測PLL的狀態，直到PLLSTATUS位為０步驟3：根據所要切換的倍頻，確定乘系數步驟4：由所需要的牽引時間設置PLLCOUNT的當前值步驟5：設定CLKMD寄存器步驟6：檢測PLL的狀態，直到PLLSTATUS位為１Part4TMS320C54x硬件設計及接口技術例4-1從某一倍頻方式切換到PLL×1方式的程序如下：

STM#00H，CLKMD；切換到DIV方式Status：LDMCLKMD，A AND#01H，A；測試PLLSTATUS位，若A≠0，表明還沒有切換到DIV方

BCStatus，ANEQ；式，則繼續等待，若A=0，則已切換到DIV方式順序執行

STM#03EFH，CLKMD；切換到PLL×1方式 整數倍頻之間的切換過程如圖所示。從圖可以看出從任意一倍頻模式切換到分頻模式，不需要中間過渡。但是，從1/2分頻模式和1/4分頻模式之間也不可以直接切換，需要中間過渡到任意整數倍頻，然后再從該倍頻模式切換到1/4分頻。Part4TMS320C54x硬件設計及接口技術4.1.4JTAG接口電路設計JTAG(JointTestActionGroup--聯合測試行動小組)是一種國際標準測試協議，主要用于芯片內部的測試。JTAG基本原理是在器件內部定義一個TAP（TestAccessPort--測試訪問口），通過專用的JTAG測試工具進行內部節點的測試。C54x的硬件系統調試要通過仿真器進行，仿真器與調試計算機之間用并行口線纜或者USB線纜進行連接，仿真器和DSP硬件板之間要通過JTAG連接線進行連接Part4TMS320C54x硬件設計及接口技術JTAG連接口是一個14針的連接器，如圖所示：其信號排列如圖所示：15.24cmPart4TMS320C54x硬件設計及接口技術其各引腳信號的含義如表所示：

表JTAG連接器信號含義信號名稱引腳序號含義仿真器狀態設備狀態TMS1測試模式選擇輸出（O）輸入（I）TDI3測試數據輸入輸出（O）輸入（I）TDO7測試數據輸出輸入（I）輸出（O）TCK11TCK從仿真器輸出的一個10.368-MHz的時鐘信號。輸出（O）輸入（I）TCK_RET3測試時鐘返回，進入仿真器的測試時鐘，是TCK的緩沖版本。輸入（I）輸出（O）Part4TMS320C54x硬件設計及接口技術TRST2測試復位輸出（O）輸入（I）EMU013仿真引腳0輸入（I）輸入/輸出（I/O）EMU114仿真引腳1輸入（I）輸入/輸出（I/O）PD(VCC)5存在檢測。該引腳的高信號電平表示了目標板已經通過JTAG接口連接到JTAG線纜上，在目標系統中，該引腳應該連接到系統電源VCC上。輸入（I）輸出（O）GND4,8,10,12接地Part4TMS320C54x硬件設計及接口技術TI公司DSP的仿真器JTAG的DSP接口電路如圖所示：Part4TMS320C54x硬件設計及接口技術4.2C54x外部總線結構4.2.1C54x的外部總線接口(表3.6外部總線接口組成)信號名稱C541-C546C5403,C5410C5402C5420信號說明A0–A1515-013-022-017-0地址總線D0–D1515-015-015-015-0數據總線PS√√√√程序空間選擇DS√√√√數據空間選擇MSTRB√√√√外部存儲器選通IS√√√√I/O空間選擇IOSTRB√√√√I/O訪問選通R/W√√√√讀寫信號READY√√√√數據準備好HOLD√√√√Hold請求HOLDA√√√√Hold響應MSC√√√√微狀態完成LAQ√√√√指令獲取LACK√√√√中斷響應Part4TMS320C54x硬件設計及接口技術其中，MSTRB存儲器選通信號，在訪問外部程序或數據存儲器時有效，當訪問程序存儲器時，除了MSTRB有效以外，PS還將有效；在訪問外部數據存儲器時，除了MSTRB有效以外，DS還將有效。如圖3.21所示。Part4TMS320C54x硬件設計及接口技術4.2.2C54x的外部總線訪問1）C54x外部總線的訪問時序

（a）讀-讀-寫的時序

（b）寫-寫-讀的時序沒有等待延時的外部存儲器訪問時序Part4TMS320C54x硬件設計及接口技術2)外部I/O的訪問定時外部I/O的操作時序如圖3.23所示。由圖3.23可以看出，在沒有插入等待周期的情況下，對外部I/O設備讀/寫操作時，分別需要占用2個周期。低電平發生在時鐘的上升沿到下一個上升沿之間。3)外部I/O和存儲器混合訪問定時當同時存在外部存儲器和I/O訪問時，有各種組合情況，如：存儲器訪問后緊跟I/O訪問，I/O訪問后緊跟存儲器訪問。這里僅列出存儲器讀后I/O讀（如圖3.24(a)所示）和I/O讀后存儲器讀（如圖3.24(b)所示）Part4TMS320C54x硬件設計及接口技術4)C54x外部總線訪問的優先級（a）存儲器讀-I/O讀（b）I/O讀-存儲器讀圖3.24沒有等待延時的外部I/O和存儲器混合訪問時序Part4TMS320C54x硬件設計及接口技術2.C54x外部訪問的等待狀態產生1)軟件等待狀態發生器軟件等待狀態發生器的內部邏輯結構圖如圖3.25所示。Part4TMS320C54x硬件設計及接口技術2)軟件等待狀態發生器寄存器軟件可編程的等待狀態發生器是受一個16位的軟件等待狀態發生器寄存器SWWSR控制的。的存儲器影像寄存器(MMR)地址為0028h。SWWSR的位結構如圖3.26所示。圖3.26

SWWSR的位結構Part4TMS320C54x硬件設計及接口技術3）插入等待狀態后存儲器訪問時序插入一個等待狀態的存儲器訪問時序如圖所示。通過圖可以看出，原來1個時鐘周期的讀操作都將變成2個時鐘周期，原來2個時鐘周期的寫操作將變成3個時鐘周期。圖插入一個等待狀態的存儲器訪問時序Part4TMS320C54x硬件設計及接口技術4.2.3外部總線接口的電平轉換技術

1.常用信號電平轉換標準

圖3.33常用信號電平轉換標準Part4TMS320C54x硬件設計及接口技術2.數字邏輯器件接口特性要求

表

驅動器件與負載器件的接口條件驅動負載器件器件說明IOH≥N×IIH驅動器件輸出高電平電流IOH大于等于負載器件所需的總電流N×IIHIOL≥N×IIL驅動器件輸出低電平電流IOL大于等于負載器件所需的總電流N×IILVOH≥VIH驅動器件輸出高電平電壓VOH大于等于負載器件輸入高電平電壓VIHVOL≤VIL驅動器件輸出低電平電壓VOL小于等于負載器件輸入低電平電壓VILPart4TMS320C54x硬件設計及接口技術表

常用標準接口的電壓驅動接口關系負載器件驅動器件5VCMOS5VTTL3.3VTTL/LVT/LVC/LV5VCMOS√××5VTTL×√×3.3VTTL/LVT/LVC/LV×√√Part4TMS320C54x硬件設計及接口技術3.數字邏輯器件接口電平轉換電路1）5VCMOS和5VTTL驅動3.3VTTL/LVT/LVC/LV這里主要解決一個高電平降壓問題，可以利用最簡單的電阻分壓法。如圖

所示Part4TMS320C54x硬件設計及接口技術2）3.3VTTL/LVT/LVC/LV驅動5VCMOS這里主要解決一個3.3V高電平的提升問題，簡單的方法可以利用OC（集電極開路）/OD（漏極開路）(如：74LVC07)加上拉電阻的方法，如圖

所示。Part4TMS320C54x硬件設計及接口技術3）5VCMO/TTL和3.3VTTL/LVT/LVC/LV之間的雙向驅動

圖

3.3V與5VCMOS間的雙向驅動集成電平轉換法Part4TMS320C54x硬件設計及接口技術4.3存儲器擴展

C54x片內存儲器資源配置

DSP類型ROMDRRAMSARAMC54128K5KC5422K10KC5432K10KC54548K6KC54648K6KC5482K8K24KC54316K8K24KC54024K16KC540316K32KC541016K8K56KC541616K64K14KC542032K168KPart4TMS320C54x硬件設計及接口技術4.3.1C54x的外部程序存儲器的擴展1.外部EPROM程序存儲器的擴展外部EPROM的寫入要通過專用寫入工具來進行。存儲容量一般范圍為256Kbit到32Mbit，有8位和16位兩種組配方式,有雙列直插式封裝和表面封裝版本，有標準5V供電和低電壓3.3V供電兩種芯片類型可供選擇。C54X與存儲器及外圍設備的接口示意圖Part4TMS320C54x硬件設計及接口技術4.3.2C54x的外部數據存儲器的擴展1.外部SRAM數據存儲器的擴展1）引腳分布Part4TMS320C54x硬件設計及接口技術2）讀寫控制IS61LV6416的讀寫控制如表3.16決定。Part4TMS320C54x硬件設計及接口技術其讀時序如圖所示。圖

IS61LV6416的讀時序圖Part4TMS320C54x硬件設計及接口技術寫時序圖

IS61LV6416的寫時序圖Part4TMS320C54x硬件設計及接口技術3）IS61LV6416在DSP系統中的應用將IS61LV6416SRAM存儲器用于C54x外部擴展數據存儲器的連接示意圖如圖所示。4.4A/D、D/A與DSP的接口技術

將模擬信號轉換成數字信號的過程為ADC，將數字信號轉換成模擬信號的過程為DAC。ADC的性能指標有:（1）分辨率（2）偏移誤差（3）量化誤差（4）滿刻度誤差（5）轉換速率（6）內部配置（7）外部接口Part4TMS320C54x硬件設計及接口技術DAC的性能指標有：（1）分辨率（2）建立時間（3）內部組成（4）外部接口Part4TMS320C54x硬件設計及接口技術4.4.1TLV320AIC23B芯片簡介

圖3.64TLV320AIC23B的引腳分布是一種高性能立體聲編解碼芯片。它內部同時集成了ADC和DAC。音頻輸入包括了麥克風輸入和立體聲輸入；音頻輸出為立體聲輸出。支持SPI和IIC接口Part4TMS320C54x硬件設計及接口技術其內部結構如圖3.65所示。Part4TMS320C54x硬件設計及接口技術TLV320AIC23B的引腳功能如表3.25所示引腳名稱輸入輸出引腳功能AGND-模擬地AVDD-模擬電源輸入.額定電壓值為3.3VBCLKI/OI2S位串行時鐘。在音頻主模式中，AIC23B產生信號并發送到DSP。在音頻從模式中，信號是由DSP產生的。BVDD-緩存器電源輸入，電壓范圍2.7V～3.6V.CLKOUTO時鐘脈沖輸出。這是XTI輸入的緩存版本，其頻率為XTI的1或1/2倍頻率.其頻率值由采樣率控制寄存器的D7位來選擇。Part4TMS320C54x硬件設計及接口技術CSI控制口輸入鎖存/地址選擇。在SPI控制模式下這個輸入作為數據鎖存控制。在2線制控制模式下這個輸入定義了設備地址域的第七位。DINII2S格式串行數據輸入到∑-△立體聲DACDGND-數字地DOUTO∑-△立體聲ADC的I2S格式串行數據輸出DVDD-數字電源輸入，電壓范圍1.4V～3.6V.Part4TMS320C54x硬件設計及接口技術HPGND-模擬耳機放大器地HPVDD-模擬耳機放大器電源輸入.額定電壓3.3VLHPOUTO左立體聲混頻通道放大器耳機輸出。額定0-dB輸出電平是1VRMS.。以1-dB為步長提供–73dB～6dB的增益LLINEINI左立體聲聲道輸入通道。額定0-dB輸入電平是1VRMS.。以1.5-dB為步長提供-34.5dB～12dB的增益LOUTO左立體聲混頻通道聲道輸出。額定輸出電平是1.0VRMS.LRCINI/OI2SDAC-字時鐘信號（同步信號）。在音頻主模式中，TLV320AIC23B產生幀同步信號并發送到DSP。在音頻從模式中，該信號是由DSP產生的。Part4TMS320C54x硬件設計及接口技術LRCOUTI/OI2SADC-字時鐘信號（同步信號）.在音頻主模式中，TLV320AIC23B產生幀同步信號并發送到DSP。在音頻從模式中，該信號是由DSP產生的。MICBIASO緩沖低噪聲電壓輸出，適合于做駐極體麥克風裝置偏壓。額定電壓電平是3/4AVDD。MICINI緩沖放大器輸入，適合駐極體麥克風裝置使用。沒有外部電阻器能提供默認的為5的增益。MODEI串行接口模式輸入。NC-未使用，無內部連接RHPOUTO右立體聲混頻通道放大器耳機輸出。額定0-dB輸出電平是1VRMS.。以1-dB為步長提供–73dB～6dB的增益Part4TMS320C54x硬件設計及接口技術RLINEINI右立體聲聲道輸入通道。額定0-dB輸入電平是1VRMS.。以1.5-dB為步長提供-34.5dB～12dB的增益ROUTO右立體聲混頻通道聲道輸出。額定輸出電平是1.0VRMS.SCLKI控制口串行時鐘。對SPI和2線控制模式來說，這是串行時鐘輸入。SDINI控制口串行數據輸入。對SPI和2線控制模式來說，這是串行數據輸入，而且還用來在復位后選擇控制協議。VMIDI電壓退耦輸入。10-μF和0.1-μF電容器應該并聯接到這個終端上用來進行噪聲濾波。額定電壓為1/2AVDDXTI/MCLKI晶振或外部時鐘輸入。用作TLV320AIC23B所有內部時鐘的引出。XTOO晶振輸出。連接到外部應用電路，在模式下TLV320AIC23B作為音頻主定時控制。不在有外部時鐘源的應用電路中使用。Part4TMS320C54x硬件設計及接口技術4.4.2TLV320AIC23B的控制1.內部控制寄存器表3.26TLV320AIC23B的內部控制寄存器(共11個)寄存器地址寄存器名稱寄存器功能0000000立體聲左聲道輸入音量控制寄存器控制立體聲左聲道輸入的音量0000001立體聲右聲道輸入音量控制寄存器控制立體聲右聲道輸入的音量0000010耳機左聲道輸出音量控制寄存器控制耳機左聲道輸出音量0000011耳機右聲道輸出音量控制寄存器控制耳機右聲道輸出音量Part4TMS320C54x硬件設計及接口技術0000100模擬音頻通路控制寄存器模擬接口方式選擇控制。0000101數字音頻通路控制寄存器控制芯片內部ADC和DAC的工作方式。0000110功率控制寄存器控制芯片內部各個功能單元的開或者關。0000111數字接口模式控制寄存器控制數字口的接口方式。0001000采樣頻率控制寄存器設置A/D變換的采樣頻率。0001001數字接口激活寄存器用于激活數字接口。0001111復位寄存器用于復位整個芯片。每個控制寄存器地址占據7個位Part4TMS320C54x硬件設計及接口技術1）左聲道輸入通道音量控制寄存器（地址:0000000）

位D8D7D6D5D4D3D2D1D0功能LRSLIMXXLIV4LIV3LIV2LIV1LIV0默認010010111每個寄存器的數據長度位3位：D[8:0]Part4TMS320C54x硬件設計及接口技術2）右聲道輸入通道音量控制寄存器（地址:0000001）

位D8D7D6D5D4D3D2D1D0功能RLSRIMXXRIV4RIV3RIV2RIV1RIV0默認010010111其它寄存器：略Part4TMS320C54x硬件設計及接口技術3）左通道耳機音量控制寄存器(地址:0000010)

位D8D7D6D5D4D3D2D1D0功能LRSLZCLHV6LHV5LHV4LHV3LHV2LHV1LHV0默認011111001Part4TMS320C54x硬件設計及接口技術4）右通道耳機音量控制寄存器(地址:0000011)

位D8D7D6D5D4D3D2D1D0功能RLSRZCRHV6RHV5RHV4RHV3RHV2RHV1RHV0默認011111001Part4TMS320C54x硬件設計及接口技術5）模擬音頻通道控制寄存器(地址:0000100)位D8D7D6D5D4D3D2D1D0功能STA2STA1STA0STEDACBYPINSELMICMMICB默認000011010Part4TMS320C54x硬件設計及接口技術STA[2:0]和STE

STESTA2STA1STA0ADDEDSIDETONE11XX0dB1000–6dB1001–3dB1010–12dB1011–18dB0XXXDisabledPart4TMS320C54x硬件設計及接口技術6）數字音頻通道控制寄存器(地址:0000101)

位D8D7D6D5D4D3D2D1D0功能XXXXXDACMDEEMP1DEEMP0ADCHP默認000000100Part4TMS320C54x硬件設計及接口技術7）省電控制寄存器(地址:0000110)

位D8D7D6D5D4D3D2D1D0功能XOFFCLKOSCOUTDACADCMICLINE默認值000000111Part4TMS320C54x硬件設計及接口技術8）數字音頻接口格式寄存器(地址:0000111)

位D8D7D6D5D4D3D2D1D0功能XXMSLRSWAPLRPIWL1IWL0FOR1FOR0默認值000000001Part4TMS320C54x硬件設計及接口技術3）采樣率控制寄存器(地址:0001000)

位D8D7D6D5D4D3D2D1D0功能XCLKOUTCLKINSR3SR2SR1SR0BOSRUSB/Normal默認000100000Part4TMS320C54x硬件設計及接口技術10）數字接口激活寄存器(地址:0001001)

位D8D7D6D5D4D3D2D1D0功能XRESRESXXXXXACT默認值000000000Part4TMS320C54x硬件設計及接口技術11)復位寄存器(地址:0001111)

位D8D7D6D5D4D3D2D1D0功能RESRESRESRESRESRESRESRESRES默認值000000000Part4TMS320C54x硬件設計及接口技術2.內部控制接口控制接口就是用來對設備寄存器進行編程處理的?？刂平涌诰哂袃煞N工作方式：3線的SPI方式和2線的IIC方式。1）SPI模式

TLV320AIC23B的SPI模式控制時序鎖存數據位串行位時鐘串行數據輸入將數據字鎖存入AIC116控制地址位控制數據位Part4TMS320C54x硬件設計及接口技術2）2線（I2C）模式(或寫為IIC或I2C)

圖3.67TLV320AIC23B的兩線模式控制時序數據傳送方向承認數據傳送在2線模式中，數據傳送用SDIN作為串行數據輸入，SCLK作為串行時鐘。當SCLK為高時SDIN的下降沿作為開始。開始之后的第7位決定總線上的那一個設備接收數據，R/W決定了數據的傳送方向。在第九個時鐘周期把SDIN置低，承認數據傳送。在接下來的兩個8位塊實現控制。數據傳送完的結束條件是當SCLK為高是SDIN引腳的一個上升沿的到來。NB[15:3]控制地址位；B[8:0]控制數據位串行數據輸入串行脈沖Part4TMS320C54x硬件設計及接口技術3.模擬接口1）聲道輸入接口

圖3.68TLV320AIC23B的聲道輸入接口CD播放器Part4TMS320C54x硬件設計及接口技術2）麥克風輸入

TLV320AIC23B的麥克風輸入接口Part4TMS320C54x硬件設計及接口技術其他方式：3）聲道輸出4）耳機輸出5）模擬旁路方式6）側音插入

Part4TMS320C54x硬件設計及接口技術4.數字音頻接口TLV320AIC23B支持4種音頻接口方式：RightjustifiedLeftjustifiedI2SmodeDSPmodePart4TMS320C54x硬件設計及接口技術1）Right-Justified方式Part4TMS320C54x硬件設計及接口技術

2）Left-Justified方式Part4TMS320C54x硬件設計及接口技術3）I2S方式Part4TMS320C54x硬件設計及接口技術4）DSP方式Part4TMS320C54x硬件設計及接口技術4.4.3TLV320AIC23B的應用TLV320AIC23B在DSP系統中的典型應用如圖3.74所示?？刂平涌跀祿涌贚INEOUTL->LOUTLINEOUTR->ROUTLINEINL->LLINEINLLINER->RLINEIN輸入輸出Part4TMS320C54x硬件設計及接口技術4.串口通信電路設計McBSP通過6個引腳(BDX、BDR、BCLKX、BCLKR、BFSX和BFSR)與外設接口。1）MAX3111通用異步收發器MAX3111通用異步收發器是MAXIM公司為微處理器系統設計的通用異步收發器UART，包括振蕩器、可編程波特率發生器、可屏蔽的中斷源、8字節的接收FIFO緩沖器和兩個RS232電平轉換器。2）DSP與MAX3111的接口設計DSP與MAX3111聯接如圖所示Part4TMS320C54x硬件設計及接口技術4.5Bootloader功能的實現3.5.1引導（Boot）順序及引導模式簡介Bootloader”程序按照一定的順序檢查你選擇了哪種“加載模式”，TMS320C5403為例（不同型號的DSP其檢查順序是有一些區別的）說明其檢查順序是：1）主機接口（HPI）模式2）串行EEPROM模式3）并行模式4）通過McBSP1的標準串口模式5）通過McBSP2的標準串口模式6）通過McBSP0的標準串口模式7）I/O模式Part4TMS320C54x硬件設計及接口技術

TMS320C5403檢測順序Part4TMS320C54x硬件設計及接口技術串行EEPROM引導模式的連接圖:Part4TMS320C54x硬件設計及接口技術串行EEPROM引導模式的讀操作時序圖：Part4TMS320C54x硬件設計及接口技術

標準串行引導模式的定時要求Part4TMS320C54x硬件設計及接口技術I/O引導模式的握手協議Part4TMS320C54x硬件設計及接口技術3.5.2引導（Boot）表格式

Bootloader16位引導表格式字內容

1

10AAh(源程序的存儲器寬度是16位)

2寄存器設置值(適用于特定引導模式的)

.

.

.寄存器設置值

.入口點的XPC(其低7位作為A23–A16)

.入口點的PC(16位作為A15–A0)R第一段的塊大小R+1第一段的目的起始地址XPC值(7位)

.第一段的目的起始地址PC值(16位)

.源代碼第一段的第一個字

.源代碼第一段的最后一個字

.第二段的塊大小

.第二段的目的起始地址XPC值(7位)

.第二段的目的起始地址PC值(16位)

.源代碼第二段的第一個字

.

.

.源代碼第二段的最后一個字

.

.

.最后一段的塊大小

.最后一段的目的起始地址XPC值(7位)

.最后一段的目的起始地址PC值(16位)

.源代碼最后一段的第一個字

.

.

.源代碼最后一段的最后一個字n0000h—代表源程序結束Part4TMS320C54x硬件設計及接口技術Bootloader8位引導表格式字節內容

1MSB=08h（源程序的存儲器寬度為8位）

2LSB=0AAh

3設置寄存器的MSB（高字節）

4設置寄存器的LSB（低字節）

.

.

.設置寄存器的MSB

.設置寄存器的LSB

.入口點的XPC的MSB

.入口點的XPC的LSB(僅適用低7位)

2R–1入口點的PC的MSB

2R入口點的PC的LSBPart4TMS320C54x硬件設計及接口技術

2R+1第一段的塊大小的MSB

2R+2第一段的塊大小的LSB

2R+3第一段的目的開始地址的XPC的MSB

2R+4第一段的目的開始地址的XPC的LSB(7位)

2R+5第一段的目的開始地址的PC的MSB

2R+6第一段的目的開始地址的PC的LSB

.源程序第一段第一個字的MSB

.

.

.源程序第一段最后一個字的LSB

.第二段的塊大小的MSB

.第二段的塊大小的LSB

.第二段的目的開始地址的XPC的MSBPart4TMS320C54x硬件設計及接口技術

.第二段的目的開始地址的XPC的LSB(7位)

.第二段的目的開始地址的PC的MSB

.第二段的目的開始地址的PC的LSB

.源程序第二段第一個字的MSB

.

.

.源程序第二段最后一個字的LSB

.

.

.最后一段的塊大小的MSB

.最后一段的塊大小的LSBPart4TMS320C54x硬件設計及接口技術

.最后一段的目的開始地址的XPC的MSB

.最后一段的目的開始地址的XPC的LSB(7位)

.最后一段的目的開始地址的PC的MSB

.最后一段的目的開始地址的PC的LSB

.源程序最后一段第一個字的MSB

.

.

.源程序最后一段最后一個字的LSB2n00h2n+100h表示源程序結束Part4TMS320C54x硬件設計及接口技術4.5.3引導（Boot）表的生成利用這種工具生成引導表的步驟是：1.匯編（或編譯）程序代碼時使用“-v548”匯編選項2.鏈接文件3.格式轉換格式轉換有關的鏈接命令文件內容如下：

myfile.out/*輸入COFF文件名

–e0300h/*入口點符號. –a/*ASCIIhex輸出文件格式

–boot/*Bootload

輸入文件中的所有段

–bootorgSERIAL/*產生串行口引導表

–memwidth8/*EEPROM寬度是8位

–omyfile.hex/*輸出文件名Part4TMS320C54x硬件設計及接口技術4.6C54x系統設計實例4.6.1DSP系統設計步驟DSP系統設計的主要步驟Part4TMS320C54x硬件設計及接口技術依據此設計流程，一般包含以下幾個步驟：1.根據項目要求撰寫項目任務書。任務書應清晰地描述系統的功能和待完成的任務，描述的形式可采用各種方式，牢牢把握設計目標。2.根據任務書定義系統性能指標寫出設計計劃書，并由任務書中的待實現功能轉換為DSP系統的性能指標要求，然后進行仿真實驗。實驗可用軟件模擬，也可用其他儀器實地進行，以確定適合DSP的最佳算法。3.根據目標要求確定對芯片的要求（如速度、精度、動態范圍、體積以及價格、市場供貨、配套服務等）選擇DSP芯片和外圍器件。4.進行硬件設計、調試與開發。一般都要借助于專用工具，對于硬件調試要采用硬件仿真器，軟件調試可采用軟件仿真環境如CCS即可。5.系統總裝與集成測試。