第六章時序邏輯電路

6.1時序邏輯電路的基本概念一、時序邏輯電路的結構及特點時序邏輯電路——任何一個時刻的輸出狀態不僅取決于當時的輸入信號，還與電路的原狀態有關。時序電路的特點：（1）含有具有記憶元件（最常用的是觸發器）。（2）具有反饋通道。一、時序邏輯電路分析的一般步驟

1．由邏輯圖寫出下列各邏輯方程式：（1）各觸發器的時鐘方程。（2）時序電路的輸出方程。（3）各觸發器的驅動方程。

2．將驅動方程代入相應觸發器的特征方程，求得時序邏輯電路的狀態方程。

3．根據狀態方程和輸出方程，列出該時序電路的狀態表，畫出狀態圖或時序圖。4．根據電路的狀態表或狀態圖說明給定時序邏輯電路的邏輯功能。6.2時序邏輯電路的一般分析方法二、同步時序邏輯電路的分析舉例例1：試分析下圖所示的時序邏輯電路。解：該電路為同步時序邏輯電路，時鐘方程可以不寫。（1）寫出輸出方程：

（2）寫出驅動方程：（3）寫出JK觸發器的特征方程，然后將各驅動方程代入JK觸發器的特性方程，得各觸發器的次態方程：（4）作狀態轉換表及狀態圖①當X=0時：觸發器的次態方程簡化為：輸出方程簡化為：由此作出狀態表及狀態圖。1Q0Q000110/0/0/1X=0時的狀態圖JK觸發器啊就是代入而已啊②當X=1時：觸發器的次態方程簡化為：輸出方程簡化為：由此作出狀態表及狀態圖。將X=0與X=1的狀態圖合并起來得完整的狀態圖。X=1時的狀態圖1QQ0001001/1/0/00/1表示：當X=0，Z輸出1；1/0表示：當X=1時，Y輸出0.根據狀態表或狀態圖，可畫出在CP脈沖作用下電路的時序圖。（5）畫時序波形圖。（6）邏輯功能分析：當X=1時，按照減1規律從10→01→00→10循環變化，并每當轉換為00狀態（最小數）時，輸出Z=1。該電路一共有3個狀態00、01、10。當X=0時，按照加1規律從00→01→10→00循環變化，并每當轉換為10狀態（最大數）時，輸出Z=1。所以該電路是一個可控的3進制計數器。0/00001100/00/11/11/01/0例1完整的狀態圖CP1=Q0（當FF0的Q0由0→1時，Q1才可能改變狀態。）三、異步時序邏輯電路的分析舉例例2：試分析下圖所示的時序邏輯電路該電路為異步時序邏輯電路。具體分析如下：（1）寫出各邏輯方程式。①時鐘方程：CP0=CP（時鐘脈沖源的上升沿觸發。）②輸出方程：③各觸發器的驅動方程：（3）作狀態轉換表。（2）將各驅動方程代入D觸發器的特性方程，得各觸發器的次態方程：（CP由0→1時此式有效）

（Q0由0→1時此式有效）

（4）作狀態轉換圖、時序圖。（5）邏輯功能分析由狀態圖可知：該電路一共有4個狀態00、01、10、11，在時鐘脈沖作用下，按照減1規律循環變化，所以是一個4進制減法計數器，Z是借位信號。計數器——用以統計輸入脈沖CP個數的電路。6.3計數器計數器的分類：（2）按數字的增減趨勢可分為加法計數器、減法計數器和可逆計數器。（1）按計數進制可分為二進制計數器和非二進制計數器。非二進制計數器中最典型的是十進制計數器。（3）按計數器中觸發器翻轉是否與計數脈沖同步分為同步計數器和異步計數器。

一、二進制計數器1．二進制異步計數器（1）二進制異步加法計數器（4位）工作原理：4個JK觸發器都接成T’觸發器。每當Q2由1變0，FF3向相反的狀態翻轉一次。每來一個CP的下降沿時，FF0向相反的狀態翻轉一次；每當Q0由1變0，FF1向相反的狀態翻轉一次；每當Q1由1變0，FF2向相反的狀態翻轉一次；用“觀察法”作出該電路的時序波形圖和狀態圖。由時序圖可以看出，Q0、Ql、Q2、Q3的周期分別是計數脈沖(CP)周期的2倍、4倍、8倍、16倍，因而計數器也可作為分頻器。（2）二進制異步減法計數器用4個上升沿觸發的D觸發器組成的4位異步二進制減法計數器。工作原理：D觸發器也都接成T’觸發器。

由于是上升沿觸發，則應將低位觸發器的Q端與相鄰高位觸發器的時鐘脈沖輸入端相連，即從Q端取借位信號。它也同樣具有分頻作用。二進制異步減法計數器的時序波形圖和狀態圖。在異步計數器中，高位觸發器的狀態翻轉必須在相鄰觸發器產生進位信號（加計數）或借位信號（減計數）之后才能實現，所以工作速度較低。為了提高計數速度，可采用同步計數器。

2．二進制同步計數器（1）二進制同步加法計數器由于該計數器的翻轉規律性較強，只需用“觀察法”就可設計出電路：因為是“同步”方式，所以將所有觸發器的CP端連在一起，接計數脈沖。

然后分析狀態圖，選擇適當的JK信號。分析狀態圖可見：FF0：每來一個CP，向相反的狀態翻轉一次。所以選J0=K0=1。FF1：當Q0=1時，來一個CP，向相反的狀態翻轉一次。所以選J1=K1=Q0。FF2：當Q0Q1=1時，來一個CP，向相反的狀態翻轉一次。所以選J2=K2=Q0Q1FF3：當Q0Q1Q3=1時，來一個CP，向相反的狀態翻轉一次。所以選J3=K3=Q0Q1Q3（2）二進制同步減法計數器分析4位二進制同步減法計數器的狀態表，很容易看出，只要將各觸發器的驅動方程改為：將加法計數器和減法計數器合并起來，并引入一加/減控制信號X便構成4位二進制同步可逆計數器，各觸發器的驅動方程為：就構成了4位二進制同步減法計數器。（3）二進制同步可逆計數器當控制信號X=1時，FF1～FF3中的各J、K端分別與低位各觸發器的Q端相連，作加法計數。作出二進制同步可逆計數器的邏輯圖：當控制信號X=0時，FF1～FF3中的各J、K端分別與低位各觸發器的端相連，作減法計數。兩者結合實現了可逆計數器的功能。3．集成二進制計數器舉例（1）4位二進制同步加法計數器74161①異步清零。74161具有以下功能：③計數。②同步并行預置數。RCO為進位輸出端。④保持。（2）4位二進制同步可逆計數器74191二、非二進制計數器N進制計數器又稱模N計數器。當N=2n時，就是前面討論的n位二進制計數器；當N≠2n時，為非二進制計數器。非二進制計數器中最常用的是十進制計數器。1．8421BCD碼同步十進制加法計數器用前面介紹的同步時序邏輯電路分析方法對該電路進行分析。（1）寫出驅動方程：然后將各驅動方程代入JK觸發器的特性方程，得各觸發器的次態方程：（2）轉換成次態方程：先寫出JK觸發器的特性方程（3）作狀態轉換表。設初態為Q3Q2Q1Q0=0000，代入次態方程進行計算，得狀態轉換表如下表所示。（4）作狀態圖及時序圖。（5）檢查電路能否自啟動

用同樣的分析的方法分別求出6種無效狀態下的次態，得到完整的狀態轉換圖。可見，該計數器能夠自啟動。由于電路中有4個觸發器，它們的狀態組合共有16種。而在8421BCD碼計數器中只用了10種，稱為有效狀態。其余6種狀態稱為無效狀態。當由于某種原因，使計數器進入無效狀態時，如果能在時鐘信號作用下，最終進入有效狀態，我們就稱該電路具有自啟動能力。2．集成十進制計數器舉例（1）8421BCD碼同步加法計數器74160（2）二—五—十進制異步加法計數器74290二進制計數器的時鐘輸入端為CP1，輸出端為Q0；五進制計數器的時鐘輸入端為CP2，輸出端為Q1、Q2、Q3。74290包含一個獨立的1位二進制計數器和一個獨立的異步五進制計數器。如果將Q0與CP2相連，CP1作時鐘脈沖輸入端，Q0～Q3作輸出端，則為8421BCD碼十進制計數器。

74290的功能：

①異步清零。

③計數。

②異步置數（置9）。三、集成計數器的應用（1）同步級聯。例1：用兩片4位二進制加法計數器74161采用同步級聯方式構成的8位二進制同步加法計數器，模為16×16=256。1．計數器的級聯（2）異步級聯例2：用兩片74191采用異步級聯方式構成8位二進制異步可逆計數器。（3）用計數器的輸出端作進位/借位端有的集成計數器沒有進位/借位輸出端，這時可根據具體情況，用計數器的輸出信號Q3、Q2、Q1、Q0產生一個進位/借位。例3：如用兩片74290采用異步級聯方式組成的二位8421BCD碼十進制加法計數器。模為10×10=1002．組成任意進制計數器（1）異步清零法異步清零法適用于具有異步清零端的集成計數器。例4：用集成計數器74160和與非門組成的6進制計數器。（2）同步清零法同步清零法適用于具有同步清零端的集成計數器。例5：用集成計數器74163和與非門組成的6進制計數器。（3）異步預置數法異步預置數法適用于具有異步預置端的集成計數器。例6：用集成計數器74191和與非門組成的余3碼10進制計數器。（4）同步預置數法同步預置數法適用于具有同步預置端的集成計數器。例7：用集成計數器74160和與非門組成的7進制計數器。例8用74160組成48進制計數器。

先將兩芯片采用同步級聯方式連接成100進制計數器，然后再用異步清零法組成了48進制計數器。解：因為N＝48，而74160為模10計數器，所以要用兩片74160構成此計數器。3．組成分頻器前面提到，模N計數器進位輸出端輸出脈沖的頻率是輸入脈沖頻率的1/N，因此可用模N計數器組成N分頻器。解：

因為32768=215，經15級二分頻，就可獲得頻率為1Hz的脈沖信號。因此將四片74161級聯，從高位片（4）的Q2輸出即可。例9

某石英晶體振蕩器輸出脈沖信號的頻率為32768Hz，用74161組成分頻器，將其分頻為頻率為1Hz的脈沖信號。4．組成序列信號發生器序列信號——在時鐘脈沖作用下產生的一串周期性的二進制信號。例10：用74161及門電路構成序列信號發生器。其中74161與G1構成了一個模5計數器。，因此，這是一個01010序列信號發生器，序列長度P=5。6.4數碼寄存器與移位寄存器集成數碼寄存器74LSl75：一、數碼寄存器數碼寄存器——存儲二進制數碼的時序電路組件74LS175的功能:RD是異步清零控制端。D0～D3是并行數據輸入端，CP為時鐘脈沖端。Q0～Q3是并行數據輸出端。二、移位寄存器

移位寄存器——不但可以寄存數碼，而且在移位脈沖作用下，寄存器中的數碼可根據需要向左或向右移動1位。1．單向移位寄存器（1）右移寄存器（D觸發器組成的4位右移寄存器）右移寄存器的結構特點：左邊觸發器的輸出端接右鄰觸發器的輸入端。設移位寄存器的初始狀態為0000，串行輸入數碼DI=1101，從高位到低位依次輸入。其狀態表如下：右移寄存器的時序圖：

由于右移寄存器移位的方向為DI→Q0→Q1→Q2→Q3，即由低位向高位移，所以又稱為上移寄存器。在4個移位脈沖作用下，輸入的4位串行數碼1101全部存入了寄存器中。這種輸入方式稱為串行輸入方式。（2）左移寄存器2．雙向移位寄存器

將右移寄存器和左移寄存器組合起來，并引入一控制端S便構成既可左移又可右移的雙向移位寄存器。左移寄存器的結構特點：右邊觸發器的輸出端接左鄰觸發器的輸入端。當S=1時，D0=DSR、D1=Q0、D2=Q1、D3=Q2，實現右移操作；其中，DSR為右移串行輸入端，DSL為左移串行輸入端。當S=0時，D0=Q1、D1=Q2、D2=Q3、D3=DSL，實現左移操作。三、集成移位寄存器7419474194為四位雙向移位寄存器。Q0和Q3分別是左移和右移時的串行輸出端，Q0、Q1、Q2和Q3為并行輸出端。DSL和DSR分別是左移和右移串行輸入。D0、D1、D2和D3是并行輸入端。74194的功能表：四、移位寄存器構成的移位型計數器1.環形計數器環形計數器的特點：電路簡單，N位移位寄存器可以計N個數，實現模N計數器。狀態為1的輸出端的序號等于計數脈沖的個數，通常不需要譯碼電路。2．扭環形計數器為了增加有效計數狀態，擴大計數器的模，可用扭環形計數器。一般來說，N位移位寄存器可以組成模2N的扭環形計數器，只需將末級輸出反相后，接到串行輸入端。6.5同步時序邏輯電路的設計方法一、同步時序邏輯電路的設計方法1．同步時序邏輯電路的設計步驟（3）狀態分配，又稱狀態編碼。即把一組適當的二進制代碼分配給簡化狀態圖（表）中各個狀態。（1）根據設計要求，設定狀態，導出對應狀態圖或狀態表。（2）狀態化簡。消去多余的狀態，得簡化狀態圖（表）。（4）選擇觸發器的類型。（5）根據編碼狀態表以及所采用的觸發器的邏輯功能，導出待設計電路的輸出方程和驅動方程。（6）根據輸出方程和驅動方程畫出邏輯圖。（7）檢查電路能否自啟動。2．同步計數器的設計舉例例1設計一個同步5進制加法計數器（2）狀態分配，列狀態轉換編碼表。(1）根據設計要求，設定狀態，畫出狀態轉換圖。該狀態圖不須化簡。（3）選擇觸發器。選用JK觸發器。（4）求各觸發器的驅動方程和進位輸出方程。列出JK觸發器的驅動表，畫出電路的次態卡諾圖。根據次態卡諾圖和JK觸發器的驅動表可得各觸發器的驅動卡諾圖：再畫出輸出卡諾圖

可得電路的輸出方程：（5）將各驅動方程與輸出方程歸納如下：（6）畫邏輯圖。利用邏輯分析的方法畫出電路完整的狀態圖。（7）檢查能否自啟動可見，如果電路進入無效狀態101、110、111時，在CP脈沖作用下，分別進入有效狀態010、010、000。所以電路能夠自啟動。3．一般時序邏輯電路的設計舉例典型的時序邏輯電路具有外部輸入變量X，所以設計過程要復雜一些。S0——初始狀態或沒有收到1時的狀態；例2

設計一個串行數據檢測器。該檢測器有一個輸入端X，它的功能是對輸入信號進行檢測。當連續輸入三個1（以及三個以上1）時，該電路輸出Y=1，否則輸出Y=0。解：

（1）根據設計要求，設定狀態:：S2——連續收到兩個1后的狀態；S1——收到一個1后的狀態；S3——連續收到三個1（以及三個以上1）后的狀態。（3）狀態化簡。觀察上圖可知，S2和S3是等價狀態，所以將S2和S3合并，并用S2表示，得簡化狀態圖:（2）根據題意可畫出原始狀態圖：（4）狀態分配。該電路有3個狀態，可以用2位二進制代碼組合（00、01、10、11）中的三個代碼表示。本例取S0=00、S1=01、S2=11。（5）選擇觸發器。本例選用2個D觸發器。1/00/01/00/00/0X/Y1/1Q1Q0000111例2編碼后的狀態圖（6）求出狀態方程、驅動方程和輸出方程。列出D觸發器的驅動表、畫出電路的次態和輸出卡諾圖。由輸出卡諾圖可得電路的輸出方程：根據次態卡諾圖和D觸發器的驅動表可得各觸發器的驅動卡諾圖：由各驅動卡諾圖可得電路的驅動方程：（7）畫邏輯圖

根據驅動方程和輸出方程，畫出邏輯圖。（8）檢查能否自啟動。二、異步時序邏輯電路的設計方法

異步時序電路的設計比同步電路多一步，即求各觸發器的時鐘方