Ξ第16卷第2期2001年6月西南工學院學報JOURNALOFSOUTHWESTINSTITUTEOFTECHNOLOGYVol.16No.2Jun.2001XilinxFPGA器件的結構特點和優化設計技術3劉桂華1,2,馬建國2(11武漢工業大學信息工程學院湖北武漢430070;21西南科技大學信息與控制工程學院四川綿陽621002摘要:現場可編程門陣列(FPGA是近年來迅速發展的可編程ASIC器件,FPGA的設計方法與傳統的TTL電路有很大的不同,必須采用與其結構相適應的設計優化技術,才能有效地應用FPGA。文章介紹了FPGA器件的結構特點、設計優化技術以及應用中的注意事項。關鍵詞:FPGA;ASIC;設計技術中圖分類號:TN702文獻標識碼:A0引言現場可編程門陣列FPGA(FieldProgrammableGateArray是新一代可編程ASIC器件,自1985年由美國xilinx公司發明以來發展迅速,FPGA的集成度已經達到了300萬門數量級,工作頻率可達200MHZ。由于FPGA器件可實現所有數字電路功能,具有結構靈活,設計周期短,密度高,性能好等多種優點,在數字設計和電子生產中得到迅速普及和應用,幾乎所有應用門陣列、PLD和中小規模通用數字集成電路的場合均適合于FPGA。FPGA的誕生迎合了電子產品的發展潮流,給系統設計工程師提供了強有力的工具,也給傳統設計方法提出了挑戰。由于FPGA與傳統PLD和TTL標準邏輯電路在體系結構方面有很大差別,那些適合于傳統PLD和TTL標準電路的設計技術對FPGA設計來說往往不是最優的,有時甚至是最差的。對于同一個設計,使用適合于FPGA體系結構特點的優化設計方法,可以大在提高芯片利用率和設計實現速度。1FPGA的結構特點Xilinx公司一直在FPGA設計、制造、開發系統研制等領域保持領先地位,以下的討論,主要針對xilinx的FPGA。111FPGA的基本結構FPGA的結構示意圖如圖1所示。FPGA芯片采用了CMOS工藝技術,它是由一個靜態RAM組成的構造代碼存儲器加上三種可編程單元組成,它的三種可構造單元是:可編程輸入、輸出塊IOB,主要為邏輯陣列與外部芯片引腳之間提供一個可編程接口;可編程邏輯塊CLB,CLB主要由一個組合邏輯、幾個觸發器、若干個多選一電路和控制單元組成,若干個CLB有規則地組成FPGA邏輯單元陣列結構,Ξ收稿日期:2000212215以完成用戶指定的邏輯功能;各種連線資源,包括可編程的開關矩陣,內部連接點和金屬線。它們位于芯片內部的邏輯塊之間,經編程后形成連線網絡,以連接芯片內的邏輯塊及傳遞邏輯信息。112FPGA的結構特點FPGA的結構的主要特點是:(1FPGA是通過用戶可編程的查找表實現組合邏輯功能。查找表是由靜態存儲器構成函數發生器,在此基礎上再增加觸發器,便可構成即可實現組合邏輯功能又可實現時序邏輯功能的基本邏輯單元電路。(2FPGA的編程方式大部分是基于SRAM編程。其信息存放在外部存儲器上,每次上電時,需從器件的外部存儲器或計算機中把編程數據寫入SRAM中。其優點是可進行任意次數的編程和配置,并可在線快速編程,實現系統的動態可重配置。其缺點是編程數據在系統斷電后丟失,需外部存儲芯片。(3相對于CPLD而言,FPGA是一種觸發器密集型可編程器件。FPGA采用的是邏輯單元陣列結構,每個CLB中至少有一個到兩個觸發器,CLB的組合邏輯功能較少,觸發器資源十分豐富。(4提供一定的全局網線和緩沖器。全局網線由全局緩沖器來驅動,為信號提供最短的延時和可忽略的扭曲。(5快速進位邏輯。每個CLB中包含一個高速進位邏輯。專用進位電路速度遠遠大于采用傳統的加速方法所能增加的速度。算術進位邏輯為有關算術運算的許多新的應用問題提供了有效的解決途徑。(6提供片上RAM。XC4000系列以后的FPGA含有片上存儲器,它進一步提高了系統集成的水平。片上RAM的速度快,讀取時間與邏輯延遲相同,比片外存儲器快幾倍。2FPGA的優化設計技術211時鐘信號的分配技術時鐘分配網絡是FPGA芯片中的特殊布線資源,由特定的引腳和特定的驅動器驅動,只能驅動芯片上觸發器的時鐘輸入端或除了時鐘輸入端外有限的一些負載,其目的是為設計提供小延遲偏差的時鐘信號和可忽略的扭曲。這一結構特點使FPGA設計應注意以下問題。(1FPGA特別適合于同步電路設計,盡可能減少使用的時鐘信號種類。如TTL電路設計中經常采用的由組合邏輯生成多個時鐘分別驅動多個觸發器的設計方法對FPGA的設計不適用。因為這樣做使得時鐘種類很多,不能利用專用的時鐘驅動器和專用的時鐘布線資源,時鐘信號只能由通用的布線資源拼湊而成,各個負載點上的時鐘延遲偏差很大,會引起數據保持時間問題,降低工作速度。(2使用全局時鐘,可為信號提供最短的延時和可忽略的扭曲。全局網線由全局緩沖器BUFG來驅動,使用BUFG時,時鐘信號經BUFG驅動后通過長線同時接到每個觸發器的時鐘端,減少傳輸延遲。如不使用BUFG,時鐘信號按一般布線連接到不同CLB,時鐘信號到達各觸發器的延遲不一致,使同步時序電路出現不同步的現象。圖2兩種同步時序電路和輸出波形比較51第2期劉桂華等:XilinxFPGA器件的結構特點和優化設計技術圖2是同步時序電路的設計,a圖電路未使用全局時鐘傳統設計電路,由于CLOCK時鐘傳輸到兩個觸發器的路徑不同,傳輸延遲時間就不同,如a圖傳輸延遲時間設置為3ns和12ns,由于傳輸延遲相差較大,會出現時鐘偏差,兩個觸發器不同步,在第二個CLOCK時鐘上升沿未到時,Q-B提前動作,不能達到設計要求。b電路使用全局緩沖器BUFG來驅動全局時鐘CLOCK,減小時鐘擺率的設計電路,使時鐘信號到達各觸發器的延遲一致,保證圖b電路同步時序電路的輸出波形達到要求。(3減小時鐘擺率的另一種更有效方法是使用一個時鐘信號,生成多個時鐘使能信號,分別驅動觸發器的時鐘使能端,所有觸發器的數據裝入都由同一個時鐘控制,但只有時鐘使能信號有效的觸發器才會裝入數據,時鐘使能信號無效的觸發器則保持數據。這種方法充分發揮了FPGA器件體系結構的優勢。圖3所示電路為分頻器的一般設計和優化設計的對比。兩種設計方法相比較,圖A電路使用兩個全局緩沖,實現兩個觸發器的異步控制。圖b電路將異步控制轉化為同步控制,只占用一個全局緩沖,利用時鐘使能信號CE控制觸發器的動作。因此圖b電路占用更少的全局時鐘資源,而且使用一種時鐘信號更利用同步控制和減小時鐘擺率。圖3分頻器兩種設計電路比較(4避免時鐘信號毛刺的方法。由圖4所示電路可知,當二進制計數器從0111向1000變化時,必然會出現一個1111的過渡過程,D觸發器的時鐘就會產生毛刺,毛刺出現的時間很短,但對于運行速度很快的FPGA,足以使觸發器誤動作。圖b所示電路就是使用同步時鐘,并使用時鐘使能CE端避免時鐘信號毛刺的設計電路。圖4兩種設計電路的比較212CLB組合邏輯設計技術CLB組合邏輯設計技術主要是FPGA的資源利用技術。CLB組合邏輯設計在資源利用上應注意以下方面:(1繪制電路圖時應主要從元件庫調入元件,盡可能地使用功能與用戶要求最一致的元件符號,而不應調用功能等價的符號。因為開發系統往往不允許符號輸入端懸空,當使用等價的符號具有多余的管腳時,用戶必須將相應的輸入引腳接到VCC或GND,從而占用額外的芯片布線資源和CLB,容易引起布線擁擠,影響其它信號的布線效果和整個設計的性能。(2合理利用器件所能實現的功能資源。例如選用XC4000系列FPGA器件,XC4000系列的CLB的組合邏輯可產生二個四變量或任意一個九變量函數,在設計組合電路時邏輯表達式中一個與門、或門的輸入變量數不要超過九個,否則就要進行分解。分解時盡量利用已有的組合電路和邏輯門,對多輸出的表達式中的共用邏輯,可用一個門來代替。因為這樣可使共同邏輯只使用一個CLB,減少對CLB的使用。(3對于多輸入多輸出電路,如果對輸入端、輸出端定位的電路在進行布局布線中無法通過時,可先61西南工學院學報2001年去掉端口定位信息,布局布線后再對FPGA進行調整。這樣既達到合理的布局布線,又能對輸入、輸出端口定位。213CLB觸發器的分配技術由于FPGA是一種觸發器密集型可編程器件,因此系統的邏輯設計就應該充分利用觸發器資源,盡可能降低每個組合邏輯操作的復雜度。(1應盡量使用庫中的觸發器資源。因為FPGA觸發器資源豐富,而且開發系統在劃分邏輯塊時,對D觸發器等元件直接利用CLB中的觸發器,而對自建觸發器則認為是組合電路,需要使用CLB中的組合邏輯電路構成,這樣既占用更多的CLB,又浪費了CLB的觸發器資源。將兩種方法進行比較,每使用一個自建D觸發器比使用庫中D觸發器的電路多占用二至三個CLB。(2在設計狀態機時,應該盡量使用ONE-HOT狀態編碼方案,不用2進制狀態編碼方案。ONE-HOT狀態編碼方案是表示每個狀態由1位觸發器來表示,而2進制狀態編碼方案是用LgN/Lg2位觸發器來表示N個狀態。ONE-HOT狀態編碼方案對于觸發器資源豐富的FPGA十分適用。214反相信號的處理技術在處理反相信號時,在設計時應盡可能地遵從分散反相原則。即應使用多個反相器分別反相,每個反相器驅動一個負載,這個原則無論對時鐘信號還是對其它信號都是適用的。因為在FPGA設計中,反相是被吸收到CLB或IOB中的,使用多個反相器并不占用更多的資源,而使用一個反相器將信號反相后驅動多個負載卻往往會多占資源,而且延遲也增加了。(1如果輸入信號需要反相,則應盡可能地調用輸入帶反相功能的符號,而不是用分離的反相器對輸入信號進行反相。例如,如圖5所示電路是對Y=ABC的兩種設計電路,就應該用如圖b所示電路直接調用AND2B1,而不要用如圖a所示電路用分離的非門對輸入信號C反相后,再連接到AND3的輸入。因為在前一種作法中,由于函數發生器用查表方式實現邏輯,C的反相操作是不占資源的,也沒有額外延遲;而后一種作法中,C的反相操作與AND3操作可能會被分割到不同的邏輯單元中實現,從而消耗額外的資源,增加額外的延遲。(2如果一個信號反相后驅動了多個負載,則應將反相功能分散到各個負載中實現,如圖6的b圖所示。而不能采用傳統TTL電路設計采用集中反相驅動多個負載來減少所用的器件的數量,如圖6的a圖所示。因為在FPGA中,集中反相驅動多個負載往往會多占一個邏輯塊或半個邏輯塊,而且延遲也增加了。分散信號的反相往往可以與其它邏輯在同一單元內完成而不消耗額外的邏輯資源。215進位邏輯設計技術由于FPGA中每個CLB中包含高速進位邏輯,使用專用進位邏輯電路可命名算術運算電路提高工作速度和減小資源占用率。例如對于XC4003E器件,16位加法器不使用進位邏輯將占用10個CLB,最高時鐘頻率為38MHZ。而使用進位邏輯的16位加法器占用8個CLB,最高時鐘頻率可達63MHZ。使用進位邏輯的方法是調用庫中帶進位邏輯的宏器件,如ADDX加法器、ADSUX加法/減法器、CCX計數器等。71第2期劉桂華等:XilinxFPGA器件的結構特點和優化設計技術3應用中的注意事項(1采用多個反相器串聯時,必須將多個反相器之間的連線屬性設置為“KEEP”。因為在TTL電路采用多個反相器串聯實現延時的電路,在FPGA中自動編譯時,會作為冗余電路被簡化掉。(2由于FPGA芯片的引腳比較多,引腳處走線密度大,所以引腳超過100時,最好采用多層板,對于引腳數目較少的情況,可以盡量將用戶使用的引腳固定在外圍引腳上,減少走線密度。(3FPGA的輸入引腳不能懸空,必須由有源信號驅動;專用引腳不用時應接地。(4FPGA的每一對電源和地線引腳之間必須并聯一個0.1μF的無感電容,進行電源濾波和去耦。(5在選擇器件時,器件資源應留一定的余量,不僅可避免布線擁擠,也便于測試,修改和功能擴展。4結束語FPGA是一種非常有前途的新技術,FPGA的發展非常迅速,又有許多新產品不斷問世。但不管FPGA產品和設計工具如何變化,在選用FPGA設計系統時,設計者必須詳細了解FPGA的結構特點,正確使用FPGA的資源及其設計工具,從而采用適用于其結構的設計思想、體系結構和電路方案,以充分利用芯片資源,提高速度。這對于應用FPGA非常重要。參考文獻1TheprogrammableLogicDataBook.XilinxInc.200012Gibson.I;Amies,C.PracticalconcurrentASICandsystemdesignandverification.Proceedingsofthe1997EuropeanDesignandTestConference(ED&TC′97V13N2NOV1998P1019-P1023.3孟憲元編著1可編程ASIC集成數字系統[M]1北京:電子工業出版社,199814常青,陳輝煌等編1可編程專用集成電路及其應用與設計實踐經驗[M]1北京:國防工業出版社,199715高德遠等1XILINX現場可編程門陣列及其應用[M]1西安:西北工業大學出版社,199616吳志文,藍江橋,李躍華1淺談FPGA設計中的資源利用[J]1微電子學與計算機,1998,NO16,P8-P1017侯同強,劉和平1FPGA和CPLD器件的特點與應用[J]1電子與自動化,2000,NO12,P8-P1118陳文藝1基于核的FPGA設計方法[J]1西安郵電學院學報,1999,NO11,P33-P361STRUCTURALCHARACTERISTICANDDESIGNOPTIMIZATIONTECHNIQUEOFXLINGFPGADEVICELiuGuihua1,2