《基于FPGA的測(cè)控系統(tǒng)創(chuàng)新設(shè)計(jì)》教學(xué)大綱課程英文名InnovativeDesignofMeasurementandControlSystemBasedonFPGA課程代碼02M0033學(xué)分2總學(xué)時(shí)32理論學(xué)時(shí)8實(shí)驗(yàn)/實(shí)踐學(xué)時(shí)24課程類別專業(yè)課課程性質(zhì)任選先修課程C語言程序設(shè)計(jì)、微機(jī)原理及其應(yīng)用、傳感器、測(cè)控電路適用專業(yè)測(cè)控技術(shù)及儀器測(cè)控技術(shù)與儀器（卓越）開課學(xué)院計(jì)量測(cè)試工程學(xué)院注：課程類別是指公共基礎(chǔ)課/學(xué)科基礎(chǔ)課/專業(yè)課；課程性質(zhì)是指必修/限選/任選。一、課程地位與課程目標(biāo)（一）課程地位FPGA（Field－ProgrammableGateArray，即現(xiàn)場(chǎng)可編程門陣列）技術(shù)作為近些年發(fā)展迅速的數(shù)字電路技術(shù)，在高速通訊接口設(shè)計(jì)、高速并行數(shù)字信號(hào)處理等領(lǐng)域應(yīng)用廣泛，具有并行度高、可定制、可重構(gòu)的優(yōu)點(diǎn)。本課程作為測(cè)控技術(shù)及儀器專業(yè)的專業(yè)選修課，在學(xué)生學(xué)習(xí)了數(shù)字電路、C語言程序設(shè)計(jì)、微機(jī)原理及其應(yīng)用、傳感器技術(shù)、測(cè)控電路等課程后，利用FPGA技術(shù)實(shí)現(xiàn)測(cè)控系統(tǒng)的創(chuàng)新設(shè)計(jì)。通過本課程的學(xué)習(xí)，使學(xué)生在了解FPGA內(nèi)部結(jié)構(gòu)原理的基礎(chǔ)上，掌握應(yīng)用硬件描述語言VerilogHDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的方法，掌握基于開發(fā)工具QurtusII以及FPGA開發(fā)板的數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)過程，了解并初步掌握當(dāng)代國際數(shù)字技術(shù)設(shè)計(jì)領(lǐng)域的最新技術(shù)，激發(fā)并調(diào)動(dòng)學(xué)生創(chuàng)造性思維能力，為學(xué)生在數(shù)字技術(shù)領(lǐng)域的進(jìn)一步深入探索和進(jìn)行創(chuàng)新奠定基礎(chǔ)。通過基于開發(fā)板的測(cè)控系統(tǒng)設(shè)計(jì)實(shí)踐，使學(xué)生綜合應(yīng)用所學(xué)過的專業(yè)知識(shí)，完成具有一定復(fù)雜度的測(cè)量控制工程問題。（二）課程目標(biāo)通過本門課的學(xué)習(xí)，理論聯(lián)系實(shí)際、知行合一，鼓勵(lì)激發(fā)學(xué)生探索的創(chuàng)新精神，考察學(xué)生解決問題的能力，做事的態(tài)度，團(tuán)隊(duì)合作的意識(shí)。1.了解FPGA技術(shù)及其在測(cè)控領(lǐng)域的應(yīng)用和發(fā)展趨勢(shì)，掌握硬件描述語言VerilogHDL語法以及在Qurtus開發(fā)環(huán)境中進(jìn)行調(diào)試與仿真方法；(5.2)2.熟悉FPGA開發(fā)套件硬件資源，掌握在開發(fā)套件上設(shè)計(jì)簡單數(shù)字系統(tǒng)以及調(diào)試方法；(3.3)3.能夠綜合利用所學(xué)知識(shí)，以團(tuán)隊(duì)的形式在FPGA平臺(tái)下實(shí)現(xiàn)測(cè)控系統(tǒng)的創(chuàng)新設(shè)計(jì)。(3.4)二、課程目標(biāo)達(dá)成的途徑與方法FPGA技術(shù)是實(shí)踐性很強(qiáng)的一門課程，因此課程目標(biāo)的達(dá)成以實(shí)踐為主，課堂教學(xué)為輔助。實(shí)踐環(huán)節(jié)包括兩個(gè)方面，第一是8個(gè)基本數(shù)字邏輯設(shè)計(jì)與實(shí)現(xiàn)的基本實(shí)驗(yàn)，包括熟悉Qurtus開發(fā)環(huán)境；組合邏輯電路設(shè)計(jì)—譯碼器；時(shí)序邏輯電路設(shè)計(jì)—計(jì)數(shù)器；分頻器設(shè)計(jì)；狀態(tài)機(jī)的概念以及利用狀態(tài)機(jī)編寫序列檢測(cè)器；模塊化設(shè)計(jì)—加減法計(jì)數(shù)器；8位7段數(shù)碼管驅(qū)動(dòng)設(shè)計(jì)與驗(yàn)證；串口發(fā)送與接收模塊設(shè)計(jì)與驗(yàn)證。第二個(gè)是學(xué)期初布置以團(tuán)隊(duì)合作形式（3人）的課程大作業(yè)以及最終的答辯，內(nèi)容是基于FPGA開發(fā)板與已有的外設(shè)或其他傳感器，實(shí)現(xiàn)某種物理量的測(cè)量、或者實(shí)現(xiàn)測(cè)量控制，培養(yǎng)學(xué)生綜合利用知識(shí)，團(tuán)隊(duì)合作，開展測(cè)控系統(tǒng)的創(chuàng)新設(shè)計(jì)。課堂教學(xué)主要講授可編程邏輯器件的基礎(chǔ)知識(shí)；VerilogHDL硬件描述語言介紹；開發(fā)板電路原理、資源以及系統(tǒng)設(shè)計(jì)；基于QurtusII的邏輯設(shè)計(jì)與仿真；數(shù)字電路的時(shí)序分析等。三、課程目標(biāo)與相關(guān)畢業(yè)要求的對(duì)應(yīng)關(guān)系課程目標(biāo)課程目標(biāo)對(duì)畢業(yè)要求的支撐程度（H、M、L）畢業(yè)要求5.2畢業(yè)要求3.3畢業(yè)要求3.4課程目標(biāo)1M課程目標(biāo)2M課程目標(biāo)3M注：1.支撐強(qiáng)度分別填寫H、M或L（其中H表示支撐程度高、M為中等、L為低）。四、課程主要內(nèi)容與基本要求第一章FPGA簡介與Quartus軟件使用基礎(chǔ)（課堂2學(xué)時(shí)）了解FPGA的發(fā)展歷史，了解當(dāng)今FPGA主流的硬件廠商，了解FPGA目前主要的應(yīng)用領(lǐng)域以及與單片機(jī)、DSP、ARM等硬件相比的優(yōu)勢(shì)與劣勢(shì)。了解Altera公司Cyclone系列FPGA的特點(diǎn)與選型；掌握Quartus軟件的基本功能與使用方法。第二章VerilogHDL開發(fā)基礎(chǔ)（課堂4學(xué)時(shí)）了解VerilogHDL語言的歷史與功能，與C語言的不同，設(shè)計(jì)方法；掌握VerilogHDL語言的基本程序結(jié)構(gòu)；掌握VerilogHDL語言的數(shù)據(jù)類型與運(yùn)算符；掌握VerilogHDL語言的描述語句。第三章AC620AlteraFPGA開發(fā)板硬件介紹（課堂2學(xué)時(shí)）了解開發(fā)板硬件資源、附件資源，功能特點(diǎn)以及使用方法；掌握開發(fā)板開發(fā)流程，包括工程建立、設(shè)計(jì)輸入、分析綜合、功能仿真、布局布線、時(shí)序仿真、IO分配、將配置文件下載進(jìn)FPGA等步驟；第四章FPGA基本數(shù)字邏輯設(shè)計(jì)與實(shí)現(xiàn)（實(shí)踐16個(gè)學(xué)時(shí)）基于課本與開發(fā)板的基本數(shù)字邏輯設(shè)計(jì)與實(shí)現(xiàn)。包括8個(gè)基礎(chǔ)實(shí)驗(yàn)：熟悉Qurtus開發(fā)環(huán)境；組合邏輯電路設(shè)計(jì)—譯碼器；時(shí)序邏輯電路設(shè)計(jì)—計(jì)數(shù)器；分頻器設(shè)計(jì)；狀態(tài)機(jī)的概念以及利用狀態(tài)機(jī)編寫序列檢測(cè)器；模塊化設(shè)計(jì)—加減法計(jì)數(shù)器；8位7段數(shù)碼管驅(qū)動(dòng)設(shè)計(jì)與驗(yàn)證；串口發(fā)送與接收模塊設(shè)計(jì)與驗(yàn)證。第五章FPGA片上專用資源的使用（實(shí)踐環(huán)節(jié)，4個(gè)學(xué)時(shí)）掌握常用FPGA片上資源的使用方法；嵌入式RAM的使用—雙端口RAM；搭建串口收發(fā)與雙口RAM存儲(chǔ)的簡易應(yīng)用系統(tǒng)；第六章基于FPGA的AD采集（實(shí)踐環(huán)節(jié)，2個(gè)學(xué)時(shí)）掌握AD采集的原理；學(xué)會(huì)看AD芯片ADC128S022手冊(cè)；了解SPI時(shí)序特點(diǎn)；掌握基于FPGA的SPI接口時(shí)序設(shè)計(jì)；掌握基于線性線性序列機(jī)的ADC驅(qū)動(dòng)設(shè)計(jì)，以及仿真板級(jí)測(cè)試。第七章基于FPGA的測(cè)控系統(tǒng)綜合實(shí)踐與答辯（實(shí)踐環(huán)節(jié)，2個(gè)學(xué)時(shí)）利用開發(fā)板自帶的外設(shè)，攝像頭、液晶屏、SD卡、矩陣鍵盤等，學(xué)生自主選擇一種傳感器，利用測(cè)控電路所學(xué)知識(shí)，將物理量轉(zhuǎn)化為電量以及進(jìn)行初步的信號(hào)調(diào)理，利用AD芯片ADC128S022,采集電信號(hào)，或其他接口比如串口、IIC等，并將采集到的物理量通過一定的運(yùn)算或信號(hào)處理，顯示到液晶屏上。每3人一組，該環(huán)節(jié)貫穿整個(gè)課程始終，最終通過答辯環(huán)節(jié)確定給出分?jǐn)?shù)。五、課程學(xué)時(shí)安排章節(jié)號(hào)教學(xué)內(nèi)容學(xué)時(shí)數(shù)學(xué)生任務(wù)對(duì)應(yīng)課程目標(biāo)第一章FPGA簡介Quartus軟件使用基礎(chǔ)2課下安裝Quartus軟件，并學(xué)會(huì)基本的操作課程目標(biāo)1第二章VerilogHDL語言的歷史與功能VerilogHDL語言的基本程序結(jié)構(gòu)VerilogHDL語言的數(shù)據(jù)類型與運(yùn)算符VerilogHDL語言的描述語句4VerilogHDL語言隨堂練習(xí)課程目標(biāo)2第三章開發(fā)板硬件介紹開發(fā)流程介紹2以點(diǎn)亮LED為例，熟悉開發(fā)流程課程目標(biāo)3六、實(shí)踐環(huán)節(jié)及基本要求序號(hào)實(shí)驗(yàn)項(xiàng)目名稱學(xué)時(shí)基本要求學(xué)生任務(wù)實(shí)驗(yàn)性質(zhì)實(shí)驗(yàn)類別1熟悉Qurtus開發(fā)環(huán)境2掌握Qurtus開發(fā)流程學(xué)習(xí)在Qurtus中新建項(xiàng)目、文件編譯、仿真，學(xué)習(xí)原理圖繪制驗(yàn)證必做2組合邏輯電路設(shè)計(jì)—譯碼器2掌握譯碼器的設(shè)計(jì)測(cè)試?yán)斫庾g碼器工作原理，Verilog實(shí)現(xiàn)，激勵(lì)創(chuàng)建與仿真測(cè)試驗(yàn)證必做3時(shí)序邏輯電路設(shè)計(jì)—計(jì)數(shù)器2分頻器計(jì)數(shù)器的設(shè)計(jì)測(cè)試計(jì)數(shù)器的工作原理、Verilog實(shí)現(xiàn)及板級(jí)測(cè)試驗(yàn)證必做4分頻器設(shè)計(jì)2掌握分頻器設(shè)計(jì)測(cè)試分頻器的原理，Verilog實(shí)現(xiàn)及板級(jí)測(cè)試驗(yàn)證必做5狀態(tài)機(jī)及序列檢測(cè)器2掌握狀態(tài)機(jī)的原理，利用狀態(tài)機(jī)設(shè)計(jì)序列檢測(cè)器狀態(tài)機(jī)的原理，字符串檢測(cè)狀態(tài)機(jī)實(shí)現(xiàn)、測(cè)試與仿真驗(yàn)證必做6模塊化設(shè)計(jì)—加減法計(jì)數(shù)器2掌握FPGA模塊化設(shè)計(jì)思想，實(shí)現(xiàn)加減法混合計(jì)數(shù)器理解模塊化設(shè)計(jì)思想，對(duì)加減法計(jì)數(shù)器模塊功能設(shè)計(jì)，仿真與板級(jí)測(cè)試驗(yàn)證必做78位7段數(shù)碼管驅(qū)動(dòng)設(shè)計(jì)與驗(yàn)證2了解三線制數(shù)碼管的驅(qū)動(dòng)原理，掌握數(shù)碼管動(dòng)態(tài)掃描方法，實(shí)現(xiàn)數(shù)碼管點(diǎn)亮實(shí)現(xiàn)數(shù)碼管的動(dòng)態(tài)掃描驅(qū)動(dòng)設(shè)計(jì)并點(diǎn)亮數(shù)碼管驗(yàn)證必做8串口發(fā)送與接收模塊設(shè)計(jì)與驗(yàn)證。2串口發(fā)射與接收的原理、異步串行通訊、實(shí)現(xiàn)串口收發(fā)利用串口實(shí)現(xiàn)數(shù)據(jù)的收發(fā)驗(yàn)證必做9基于FPGA的測(cè)控系統(tǒng)綜合實(shí)踐與答辯2設(shè)計(jì)基于FPGA的測(cè)控系統(tǒng)，利用自帶的攝像頭或者超聲波測(cè)傳感器或自主選擇傳感器測(cè)量物理量每3人一組，該環(huán)節(jié)貫穿整個(gè)課程始終，最終通過答辯環(huán)節(jié)確定給出分?jǐn)?shù)綜合必做注：1.實(shí)驗(yàn)性質(zhì)指演示性、驗(yàn)證性、設(shè)計(jì)性、綜合性等；2.實(shí)驗(yàn)類別指必做、選做等。七、考核方式及成績?cè)u(píng)定（一）考核方式與評(píng)價(jià)考核內(nèi)容考核方式評(píng)定標(biāo)準(zhǔn)（依據(jù)）占總成績比例過程考核點(diǎn)名、課堂測(cè)試、實(shí)驗(yàn)報(bào)告點(diǎn)名，10%；VerilogHDL課堂測(cè)試20%；8次實(shí)驗(yàn)報(bào)告，30%50%期末考核團(tuán)隊(duì)綜合答辯實(shí)物檢查與綜合答辯50%考核類別考查成績登記方式百分制（二）課程目標(biāo)考核環(huán)節(jié)與達(dá)成標(biāo)準(zhǔn) 課程目標(biāo)教學(xué)環(huán)節(jié)考核環(huán)節(jié)合格標(biāo)準(zhǔn)課程目標(biāo)1講授+實(shí)踐課堂測(cè)試A0.6實(shí)驗(yàn)1-6平均成績B課程目標(biāo)2實(shí)踐實(shí)驗(yàn)1-6平均成績B0.6實(shí)驗(yàn)7-8平均