數字系統EDA技術：第六章 典型數字電路設計-3_第1頁
數字系統EDA技術：第六章 典型數字電路設計-3_第2頁
數字系統EDA技術：第六章 典型數字電路設計-3_第3頁
數字系統EDA技術：第六章 典型數字電路設計-3_第4頁
數字系統EDA技術：第六章 典型數字電路設計-3_第5頁
已閱讀5頁，還剩27頁未讀， 繼續免費閱讀

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

例151/100s計時器設計

設計要求：1）精度大于1/100s2）計時器的最長計時時間為1h，6位數碼顯示，最長顯示時間為59分59.99秒。

3）設置復位、啟/停開關

1/100s計時器結構圖：reset_swsegmentstart_stop_swcommonsysresclkabcdefg5432106位7段數碼管7段輸入位選擇控制計時控制芯片計時控制芯片的組成：

keyin

鍵輸入

cntblk

定時計數

disp

顯示

ctrl

控制

clkgen

時鐘產生sysresclk(1kHz)keyclk(25Hz)reset_swStart_stop_swsegmentcommoncntclk(100Hz)cntenststres

各模塊的功能：

1.鍵輸入子模塊（keyin）

2.時鐘產生子模塊（clkgen）

3.控制子模塊（ctrl）

4.定時計數子模塊（cntblk）

5.顯示子模塊（disp）

基本單元電路

十進制、六進制、四進制計數器。

設計成基本的實體單元，以元件形式（Component）被各子模塊調用。十進制計數器的VHDL描述

四進制計數器的VHDL描述：

六進制計數器的VHDL描述：時鐘產生模塊(clkgen)的原理圖：clkgen的VHDL描述：鍵輸入模塊(keyin)的時序圖：keyin的VHDL描述：控制模塊(ctrl)的時序圖：控制模塊的VHDL描述：計數模塊（cntblk）的原理圖：計數模塊cntblk的VHDL描述：顯示模塊（disp)的原理圖：

顯示子模塊中：顯示數據選擇模塊digit_sel、7段譯碼模塊seg_dec、顯示公用端輸出譯碼模塊com_dec三個功能塊以函數形式實現。即在包集合Packagep_stop_watch中給出三功能塊的函數形式，在實體中進行函數調用。包集合Packag

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業或盈利用途。
  • 5. 人人文庫網僅提供信息存儲空間，僅對用戶上傳內容的表現方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論