1、常用的時序邏輯電路第1頁，共75頁，2022年，5月20日，5點53分，星期三5.3.1 寄存器移位寄存器寄存器單向移位寄存器雙向移位寄存器寄存器的分類：第2頁，共75頁，2022年，5月20日，5點53分，星期三一、寄存器四個同步RS觸發(fā)器構成 2.功能:74LS75真值表 輸入 輸出 CP D Q 保持 1 1 0 1 0 11.邏輯圖1、中規(guī)模寄存器74LS75第3頁，共75頁，2022年，5月20日，5點53分，星期三2、中規(guī)模寄存器74LS175四個維持阻塞D觸發(fā)器構成 2.功能:74LS175真值表 輸入 輸出R CP D Q 0 1 1 0 0 1 Q01.邏輯圖第4頁，共75頁

2、，2022年，5月20日，5點53分，星期三3、中規(guī)模寄存器CC4076異步置0、輸出三態(tài)控制、保持 2. CC4076功能: LDA+LDB=1 裝入數(shù)據(jù) LDA+LDB=0 保持 ENA=ENB=0 輸出允許 ENA+ENB=1 高阻 RD=0 清01.邏輯圖74LS75、74LS175、CC4076均為并行輸入并行輸出第5頁，共75頁，2022年，5月20日，5點53分，星期三二、移位寄存器假設4是低位寄存器，1是高位寄存器由D觸發(fā)器的特性方程可知：在CP脈沖的作用下，低位觸發(fā)器的狀態(tài)送給高位，做高位的次態(tài)輸出左移寄存器第6頁，共75頁，2022年，5月20日，5點53分，星期三欲存入數(shù)

3、碼1011，1011采用串行輸入，只有一個數(shù)據(jù)輸入端？解決的辦法：在 CP脈沖的作用下 ，依次送入數(shù)碼左移寄存器：先送高位，后送低位右移寄存器：先送低位，后送高位由于該電路為一左移寄存器，數(shù)碼輸入順序為：1011第7頁，共75頁，2022年，5月20日，5點53分，星期三CPQ4 Q3 Q2 Q1欲存入數(shù)碼1011即D1D2D3D4= 101111(D1) 20(D2) 1(D1) 31(D3) 0(D2) 1(D1) 41(D4) 1(D3) 0(D2) 1(D1) 1011第8頁，共75頁，2022年，5月20日，5點53分，星期三CT74195功能表輸入輸出Q0 Q1 Q2 Q3 3Q

4、1 0 d0 d3 0 0 0 0 1 d0 d1 d2 d3 3d 1 0 1 Q00 Q10 Q20 Q30 30Q 1 1 0 1 Q0n Q0n Q1n Q2n n2Q 1 1 0 0 0 Q0n Q1n Q2n n2Q 1 1 1 1 1 Q0n Q1n Q2n n2Q 0 3R CP LDSH D0D J K 1 1 1 0 n0Q Q0n Q1n Q2n n2Q四位單向移位寄存器CT74195第9頁，共75頁，2022年，5月20日，5點53分，星期三四位單向移位寄存器CT741951. 清零：R=0時，輸出為“0000”2 送數(shù)：R=1，SH/LD=0時，當CP 時，執(zhí)行并行送

5、數(shù)3 右移：R=1，SH/LD=1時，CP 時，執(zhí)行右移： Q0由JK決定, Q0Q1， Q1Q2 ，Q2Q3（二） 功能（一）邏輯符號第10頁，共75頁，2022年，5月20日，5點53分，星期三輸入輸出123 d0 d3 保持d0 d1 d2 d3Q QQ0n1n 2n 0 Q0n Q1n Q2nQQ Q1n 2n3n QQ Q1n 2n3n 0 R CP DSR D0 D3 MB MA DSL保持四位雙向移位寄存器CT74194CT74194功能表注：0-最高位 . 3-最低位第11頁，共75頁，2022年，5月20日，5點53分，星期三1. 當R=0 時，異步清零 2.當MAMB時，并

6、行送數(shù)3. 當MAMB時，保持4. 當MA=1，MB=0時，右移且數(shù)據(jù)從DSR 端串行輸入5. 當MA=0 、 MB=1 時，左移且數(shù)據(jù)從DSL 端串行輸入三、四位雙向移位寄存器CT74194（二） 功能（一）邏輯符號第12頁，共75頁，2022年，5月20日，5點53分，星期三5.4.2 計數(shù)器分類同步異步任意進制移位寄存器型用來計算輸入脈沖數(shù)目第13頁，共75頁，2022年，5月20日，5點53分，星期三按觸發(fā)器翻轉方式：同步和異步計數(shù)器按編碼方式：二進制、二十進制、循環(huán)碼計數(shù)器等按數(shù)字增減：加法、減法和可逆計數(shù)器按計數(shù)容量：十進制、六十進制計數(shù)器等1、計數(shù)器的分類返回第14頁，共75頁，

7、2022年，5月20日，5點53分，星期三2、同步計數(shù)器一、同步二進制計數(shù)器同步二進制加法計數(shù)器同步二進制減法計數(shù)器同步二進制可逆計數(shù)器二、同步十進制計數(shù)器返回第15頁，共75頁，2022年，5月20日，5點53分，星期三一、同步二進制計數(shù)器原理：由二進制加法運算規(guī)則可知，在一個多位二進制數(shù)的末尾加1時，若其中第i位以下各位皆為1時，則第i位及以下各位均改變狀態(tài)。例： 1 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 0 最低4位數(shù)都改變了狀態(tài)，而高4位未改變。 1、同步二進制加法計數(shù)器第16頁，共75頁，2022年，5月20日，5點53分，星期三原理如果用T觸發(fā)器構成同步計數(shù)器

8、時，則每次CP信號到達時，應使該翻轉的那些觸發(fā)器的輸入控制端Ti1，不該翻轉的Ti0；如果用T/觸發(fā)器構成同步計數(shù)器時，則每次CP信號到達時只能加到該翻轉的那些觸發(fā)器的CP輸入端上，而不能加到那些不該翻轉的觸發(fā)器。結論當計數(shù)器用T觸發(fā)器構成時，第i位觸發(fā)器輸入端的邏輯式應為：Q0在每次輸入計數(shù)脈沖時，都要翻轉。第17頁，共75頁，2022年，5月20日，5點53分，星期三按照這一原理，即可設計一四位二進制同步加法計數(shù)器。各觸發(fā)器的驅動方程：電路的輸出方程：第18頁，共75頁，2022年，5月20日，5點53分，星期三電路的狀態(tài)方程：將上式代入T觸發(fā)器的特性方程得到電路的狀態(tài)狀態(tài)轉換表及狀態(tài)轉換

9、圖見教材P243，時序圖為第19頁，共75頁，2022年，5月20日，5點53分，星期三由時序圖可見也叫做分頻器。Q3每輸入16個計數(shù)脈沖，產(chǎn)生一個進位信號，所以又把這個電路叫做十六進制計數(shù)器。計數(shù)器容量：計數(shù)器能計到的最大數(shù)。在實際生產(chǎn)的芯片中，還附加了一些控制電路，以增加電路的功能和使用的靈活性。如74161返回第20頁，共75頁，2022年，5月20日，5點53分，星期三四位二進制同步計數(shù)器CT74161 四個主從J-K觸發(fā)器構成D3 D0: 數(shù)據(jù)輸入端（高低）C：進位端CP: 時鐘輸入，上升沿有效RD: 異步置零LD: 同步預置數(shù)控制端Q3 Q0:輸出端，高位低位EP、ET：使能端，工

10、作狀態(tài)控制，多片級聯(lián)第21頁，共75頁，2022年，5月20日，5點53分，星期三四位二進制同步計數(shù)器CT74163 采用同步清零方式。 當R=0時，只有當CP 的上升沿來到時, 輸出QDQCQBQA 才被全部清零1、外引線排列和CT74161相同2、置數(shù)，計數(shù)，保持等功能與CT74161相同3、清零功能與CT74161不同返回第22頁，共75頁，2022年，5月20日，5點53分，星期三一、同步二進制計數(shù)器原理：由二進制減法運算規(guī)則可知，在一個n位二進制數(shù)的末尾減1時，只有第i位以下各位皆為0時，再減1才能使觸發(fā)器第i位翻轉。例： 1 0 1 1 1 0 0 0 1 1 0 1 1 0 1

11、1 1 最低4位數(shù)都改變了狀態(tài)，而高4位未改變。 2、同步二進制減法計數(shù)器第23頁，共75頁，2022年，5月20日，5點53分，星期三當計數(shù)器用T觸發(fā)器構成時，第i位觸發(fā)器輸入端的邏輯式應為：結論Q0在每次輸入計數(shù)脈沖時，都要翻轉。根據(jù)上式接成的同步二進制減法計數(shù)器電路如圖所示。同樣，在實際生產(chǎn)的芯片中，還附加了一些控制電路，以增加電路的功能和使用的靈活性。如CC14526第24頁，共75頁，2022年，5月20日，5點53分，星期三如：74LS1913、同步二進制可逆計數(shù)器既能進行遞增計數(shù)，又能進行遞減計數(shù)一、同步二進制計數(shù)器返回C/B：進借位輸出CPO：串行時鐘輸出端時序圖特點：單時鐘結

12、構雙時鐘結構：如74LS193第25頁，共75頁，2022年，5月20日，5點53分，星期三返回第26頁，共75頁，2022年，5月20日，5點53分，星期三四位二進制可逆計數(shù)器CT74193 輸 入 輸 出CPU CPD RLD A B C D QAQB QC QD 1 0 000 0 0 A B C D ABCD 1 0 1 加法計數(shù) 1 0 1 減法計數(shù) 1 1 0 1 保持 CT74193功能表 第27頁，共75頁，2022年，5月20日，5點53分，星期三四位二進制可逆計數(shù)器CT74193D A:高位低位CPU ，CPD :雙時鐘輸入R: 異步清除,高電平有效LD: 異步預置,低電平

13、有效QD QA:高位低位（一）、邏輯符號加到最大值時產(chǎn)生進位信號QCC=0減到最大值時產(chǎn)生借位信號QDD=0返回第28頁，共75頁，2022年，5月20日，5點53分，星期三二、同步十進制計數(shù)器自閱教材P250255 同步十進制加法計數(shù)器74160，功能與74161相同，不同之處是74161是十六進制。 同步十進制可逆計數(shù)器74190，功能與74191相同，不同之處是74191是十六進制返回第29頁，共75頁，2022年，5月20日，5點53分，星期三3、異步計數(shù)器二、異步十進制計數(shù)器一、異步二進制計數(shù)器三、異步二十進制計數(shù)器第30頁，共75頁，2022年，5月20日，5點53分，星期三一、異

14、步二進制計數(shù)器（1）異步二進制加法計數(shù)器的構成方法方法：若使用下降沿動作的T 觸發(fā)器，將低位觸發(fā)器的Q端接至高位觸發(fā)器的時鐘輸入端。用上沿觸發(fā)的T觸發(fā)器，將低位觸發(fā)器的 端接至高位觸發(fā)器的時鐘輸入端。第31頁，共75頁，2022年，5月20日，5點53分，星期三一、異步二進制計數(shù)器（2）異步二進制減法計數(shù)器的構成方法方法：若使用下降沿動作的T 觸發(fā)器，將低位觸發(fā)器的 端接至高位觸發(fā)器的時鐘輸入端。用上沿觸發(fā)的T觸發(fā)器，將低位觸發(fā)器的 Q 端接至高位觸發(fā)器的時鐘輸入端。第32頁，共75頁，2022年，5月20日，5點53分，星期三異步二進制計數(shù)器的構成方法將低位觸發(fā)器的 一個輸出端接至高位觸發(fā)器

15、的時鐘輸入端。用下降沿動作的T 觸發(fā)器時，加法計數(shù)器以Q端為輸出端；減法計數(shù)器以 端為輸出端。用上沿觸發(fā)的T觸發(fā)器，加法計數(shù)器以 端為輸出端；減法計數(shù)器以 Q端為輸出端。目前常見的異步二進制加法計數(shù)器產(chǎn)品有：4位：74LS293、74LS393、74HC3937位：CC4024 12位：CC4040 14位：CC4060第33頁，共75頁，2022年，5月20日，5點53分，星期三二、異步十進制計數(shù)器構成思想：如何使4位二進制計數(shù)器在計數(shù)過程中跳過從1010到1111六個狀態(tài)。優(yōu)點：結構簡單缺點：工作頻率低；電路狀態(tài)譯碼時存在競爭冒險現(xiàn)象。第34頁，共75頁，2022年，5月20日，5點53分

16、，星期三應用實例：74LS290第35頁，共75頁，2022年，5月20日，5點53分，星期三 輸 入 輸 出CP R0（1） R0（2） S9（1） S9（2） QA QB QC QD11 0 0 0 0 011 0 0 0 0 0 1 1 1 0 0 10 0 計 數(shù) 0 0 0 00 0 異步計數(shù)器CT74290第36頁，共75頁，2022年，5月20日，5點53分，星期三異步計數(shù)器CT74290(1) 觸發(fā)器A：模2 CPA入QA出(2) 觸發(fā)器B、C、D：模5異步計數(shù)器 CPB 入QD QB出CPA、CPB: 時鐘輸入端R01、R02: 直接清零端S91、S92 : 置9端QD QA

17、:高位低位 邏輯符號第37頁，共75頁，2022年，5月20日，5點53分，星期三1.直接清零：當R01=R02=1，S91、 S92有低電平時， 輸出“0000”狀態(tài)。與CP無關2.置9：當S91= S92= 1 時， 輸出 1001 狀態(tài)3.計數(shù)：當R01、R02及S91、S92有低電平時，且當有CP下降沿時，即可以實現(xiàn)計數(shù) 功能異步計數(shù)器CT74290在外部將QA和CPB連接構成8421BCD碼計數(shù)器 CPA入QD QA出在外部將QD和CPA連接構成5421BCD碼計數(shù)器 CPB入QA QD QC QB出第38頁，共75頁，2022年，5月20日，5點53分，星期三4、任意進制計數(shù)器的構

18、成方法（4）MN的情況（5）MN的情況假定已有N進制計數(shù)器，需要得到M進制計數(shù)器（1）同步預置法（2）反饋清零法（3）多次預置法第39頁，共75頁，2022年，5月20日，5點53分，星期三（三）CT74161/CT74163功能擴展 連接成任意模M 的計數(shù)器1、同步預置法2、反饋清零法3、多次預置法第40頁，共75頁，2022年，5月20日，5點53分，星期三態(tài)序表 計數(shù) 輸 出N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例1:設計

19、M=10 計數(shù)器1.同步預置法方法一:采用后十種狀態(tài)0110QCC=101100第41頁，共75頁，2022年，5月20日，5點53分，星期三態(tài)序表 計數(shù) 輸 出N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1例1:設計M=10 計數(shù)器方法二:采用前十 種狀態(tài)00001001000001.同步預置法仿 真第42頁，共75頁，2022年，5月20日，5點53分，星期三例2: 同步預置法設計 M=24 計數(shù)器00011000010000000

20、（24）10=（11000）2需 兩 片初態(tài)為：0000 0001終態(tài)：00011000第43頁，共75頁，2022年，5月20日，5點53分，星期三態(tài)序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0采用CT741612.反饋清零法例1: 分析圖示電路的功能0000011第44頁，共75頁，2022年，5月20日，5點53分，星期三態(tài)序表 N QD QC QB QA0 0

21、0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1采用CT74161例2: 組成模9計數(shù)器2.反饋清零法00000第45頁，共75頁，2022年，5月20日，5點53分，星期三例2: M=13 計數(shù)器態(tài)序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0采用

22、CT74163000002.反饋清零法仿 真第46頁，共75頁，2022年，5月20日，5點53分，星期三M=10 計數(shù)器態(tài)序表 N QD QC QB QA0 0 0 0 03.多次預置法例1:分析電路功能2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 07 1 1 0 18 1 1 1 09 1 1 1 11 0 1 0 06 1 1 0 0第47頁，共75頁，2022年，5月20日，5點53分，星期三 連接成任意模M 的計數(shù)器1、接成M16的計數(shù)器CT74193功能擴展四位二進制可逆計數(shù)器CT74193第48頁，共75頁，2022年，5月20日，5點53分，星期三態(tài)序

23、表 N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例1：用CT74193設計M=9 計數(shù)器方法一:采用異步預置、加法計數(shù)1、接成M16的計數(shù)器QCC=001100110第49頁，共75頁，2022年，5月20日，5點53分，星期三方法二:采用異步預置、減法計數(shù)態(tài)序表NQDQCQBQA01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0

24、 0QCB=010011001例1：用CT74193設計M=9 計數(shù)器1、接成M16的計數(shù)器1001110000000000第51頁，共75頁，2022年，5月20日，5點53分，星期三方法二:采用減法計數(shù)異步預置利用QCB端M = (147)10 =(10010011)21001110011001001例1:用CT74193設計M=147 計數(shù)器2、接成M16的計數(shù)器返回第52頁，共75頁，2022年，5月20日，5點53分，星期三例 1：采用CT74290 設計M=6計數(shù)器方法一：利用R端M=6 態(tài)序表 NQAQBQCQD00 0 0 011 0 0 020 1 0 031 1 0 040

25、 0 1 051 0 1 060 1 1 001100000第53頁，共75頁，2022年，5月20日，5點53分，星期三例 2：采用CT74290 設計M=7計數(shù)器M=7 態(tài)序表 NQAQBQC QD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1方法二：利用S 端10010110第54頁，共75頁，2022年，5月20日，5點53分，星期三例 3：用CT74290 設計M=10計數(shù)器M=10 態(tài)序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0

26、 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用5421碼計數(shù)第55頁，共75頁，2022年，5月20日，5點53分，星期三5、移位寄存器型計數(shù)器一、環(huán)型計數(shù)器二、扭環(huán)型計數(shù)器第56頁，共75頁，2022年，5月20日，5點53分，星期三例1：用CT1195構成M=4 的環(huán)形計數(shù)器 態(tài)序表 注意：1 電路除了有效計數(shù)循環(huán)外，還有五個無效循環(huán)2 不能自啟動3 工作時首先在SH/LD加啟動信號進行預置環(huán)形計數(shù)器第57頁，共75頁，2022年，5月20日，5點53分，星期三環(huán)形計數(shù)器設計1、連接方法：將移位寄存器的最后一級輸出Q反饋到第一級的、K輸入端2、判斷觸發(fā)器個數(shù)

27、：計數(shù)器的模為(n為移位寄存器的位數(shù))第58頁，共75頁，2022年，5月20日，5點53分，星期三注意：1 電路除了有效計數(shù)循環(huán)外，還有一個無效循環(huán)2 不能自啟動3 工作時首先在R加啟動信號進行清零 態(tài)序表 Q0 Q1 Q2 Q 3 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1例1： M=8 的 扭環(huán)形計數(shù)器第59頁，共75頁，2022年，5月20日，5點53分，星期三扭環(huán)形計數(shù)器設計1、連接方法：將移位寄存器的最后一級輸出Q經(jīng)反相器后反饋到第一級的、K輸入端2、判斷觸發(fā)器個數(shù)：計數(shù)器的模為2n (n為移位寄存

28、器的位數(shù))第60頁，共75頁，2022年，5月20日，5點53分，星期三分頻器第61頁，共75頁，2022年，5月20日，5點53分，星期三例 4：用CT74290 設計M=88計數(shù)器方法三：采用兩片CT74290級聯(lián)01第62頁，共75頁，2022年，5月20日，5點53分，星期三5.3.3 序列信號發(fā)生器一、計數(shù)器型序列碼發(fā)生器二、反饋型序列碼發(fā)生器最長線性序列碼發(fā)生器按一定規(guī)則排列的周期性串行二進制碼任意長度的序列碼第63頁，共75頁，2022年，5月20日，5點53分，星期三一、計數(shù)器型序列碼發(fā)生器（2）按要求設計組合輸出電路計數(shù)器+組合輸出電路1、電路組成2、設計過程（1）根據(jù)序列碼

29、的長度S設計模S計數(shù)器，狀態(tài)可以自定第64頁，共75頁，2022年，5月20日，5點53分，星期三第一步：設計計數(shù)器 1.序列長度S=12，設計一個模12計數(shù)器2.選用CT741613.采用同步預置法4.設定有效狀態(tài)為 QDQCQBQA=010011110010一、計數(shù)器型序列碼發(fā)生器第65頁，共75頁，2022年，5月20日，5點53分，星期三第二步：設計組合電路 QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1

30、 1 1 0 1 1 1 1 1 01. 列出真值表2. 卡諾圖化簡3. 采用8輸入數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：一、計數(shù)器型序列碼發(fā)生器D0=D1=D3=D5=0D2=D6=1D4=QA，D7=第66頁，共75頁，2022年，5月20日，5點53分，星期三ABCD0001111000011110D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7若對應于的方格內(nèi) 有0也有1，則應為1格對應的輸入變量的積之和（此積之和式中只能含余下的變量）。八選一選擇器實現(xiàn)函數(shù)：邏輯變量ABCD選ABC做地址輸入，可的八選一選擇器的卡諾圖與函數(shù)的卡諾圖比較，可確定相應的數(shù)據(jù)輸入Di若對應于選擇器卡諾圖的方格內(nèi)全為1，則此Di= 1；反之，若方格內(nèi)全為0，則Di = 0。確定Di方法：對于函數(shù)卡諾圖中QDQCQB-