1、第一章習題答案1.1.4 一周期性信號的波形如圖題1.1.4所示，試計算：（1）周期；（2）頻率；（3）占空比解：周期T=10ms頻率f=1/T=100Hz占空比q=tw/T×100%=1ms/10ms×100%=10%1.2.2 將下列十進制數轉換為二進制數、八進制數和十六進制數，要求誤差不大于2-4：（1）43（2）127（3）254.25（4）2.718解：1. 轉換為二進制數：（1）將十進制數43轉換為二進制數，采用“短除法”，其過程如下：從高位到低位寫出二進制數，可得（43）D=（101011）B（2）將十進制數127轉換為二進制數，除可用“短除法”外，還可用“拆

2、分比較法”較為簡單：因為27=128，因此（127）D=128-1=27-1=（1000 0000）B-1=（111 1111）B（3）將十進制數254.25轉換為二進制數，整數部分（254）D=256-2=28-2=（1 0000 0000）B-2=（1111 1110）B小數部分（0.25）D=（0.01）B（254.25）D=（1111 1110.01）B（4）將十進制數2.718轉換為二進制數整數部分（2）D=（10）B小數部分（0.718）D=（0.1011）B演算過程如下：要求轉換誤差小于2-4，只要保留小數點后4位即可，這里算到6位是為了方便轉換為8進制數。2. 轉換為八進制數和

3、十六進制數（1）（43）D=（101011）B=（53）O=（2B）H（2）（127）D=（1111111）B=（177）O=（7F）H（3）（254.25）D=（11111110.01）B=（376.2）O=（FE.4）H（4）（2.718）D=（10.101101）B=（2.55）O=（2.B）H1.2.6 將下列十六進制數轉換為十進制數：（1）（103.2）H；（2）（A45D.0BC）H解：（1）（103.2）H =1×162+3×160+2×16-1=（259.125103.2）D（2）（A45D.0BC）H =10×163+4×16

4、2+5×161+13×160+11×16-2+12×16-3=(42077.0459）D1.3.3 試用8位二進制補碼計算下列各式，并用十進制表示結果。（1）12+9 （2）11-3 （3）-29-25 （4）-120+30解：（1）12+9=（12）補+(9)補=（0000 1100）B+（0000 1001）B=（0001 0101）B=21 （2）11-3=（11）補+(-3)補=（00001011）B+（11111101）B=（00001000）B=8 （3）-29-25=（-29）補+(-25)補=（11100011）B+（11100111）B

5、=（11001010）B=-54 （4）-120+30=（-120）補+(30)補=（10001000）B+（00011110）B=（10100110）B=-90試用8位二進制補碼計算下列各式，判斷有無溢出并說明原因： （1）-70h-20h （2）70h+95h解：（1）-70h-20h=（-70h）補+(-20h)補=（1001 0000）B+（1110 0000）B=（0111 0000）B進位被舍掉，8位結果為（0111 0000）B判斷：次高位向最高位沒有進位，而最高位向上有進位，因此有溢出。理解：因為-70h與-20h的和為-90h（-144），超出了8位二進制補碼的表示范圍（-1

6、28+127），所以有溢出。從結果上看，兩個負數相加，而得到的結果為正數，產生了溢出錯誤。（2）70h+20h=（70h）補+(20h)補=（0111 0000）B+（0010 0000）B=（1001 0000）B判斷：次高位向最高位有進位，而最高位向上沒有進位，因此有溢出。理解：因為70h與20h的和為90h（144），超出了8位二進制補碼的表示范圍（-128+127），所以有溢出。從結果上看，兩個正數相加，而得到的結果為負數，產生了溢出錯誤。1.4.1將下列十進制數轉換為8421BCD碼：（1）43 （2）127 （3）254.25 （4）2.718解：將每位十進制數用4位8421BCD

7、碼表示，并填入原數中相應的位置，即可得到其8421BCD碼：（1）（43）D=（0100 0011）8421BCD（2）（127）D=（0001 0010 0111）BCD（3）（254.25）D=（0010 0101 0100.0010 0101）BCD（4）（2.718）D=（0100.0111 0001 1000）BCD1.6.1在圖題1.6.1中，已知輸入信號A、B的波形，畫出各門電路輸出L的波形。第一章習題1.2.6 (1) 1.3.3 (2) (3) 1.4.1 第二章習題答案2.1.1 用真值表證明下列恒等式（2）（A+B）(A+C)=A+BC證明：列真值表如下：ABCA+BA+

8、CBC(A+B)(A+C)A+BC0000000000101000010100000111111110011011101110111101101111111111根據真值表，(A+B)(A+C)和A+BC的真值表完全相同，因此等式(A+B)(A+C)=A+BC成立。2.1.3 用邏輯代數定律證明下列等式：（3）證明：2.1.4用代數法化簡下列各式（4）2.1.5將下列各式轉換成與或形式（2）2.1.7 畫出實現下列邏輯表達式的邏輯電路圖，限使用非門和二輸入與非門。（1）L=AB+AC解：先將邏輯表達式化為與非-與非式：根據與非-與非表達式，畫出邏輯圖如下：2.1.8 已知邏輯函數表達式為，畫出

9、實現該式的邏輯電路圖，限使用非門和二輸入或非門。解：先將邏輯函數化為或非或非表達式根據或非或非表達式，畫出邏輯圖如下：另一種做法：用卡諾圖化簡變換為最簡或與式根據或非或非表達式，畫出邏輯圖如下：2.2.1將下列函數展開為最小項表達式（1）（2）2.2.3用卡諾圖化簡下列各式(1) 解：由邏輯表達式作卡諾圖如下：由卡諾圖得到最簡與或表達式如下：(5)解：由邏輯表達式作卡諾圖如下：由卡諾圖得到最簡與或表達式如下：(7) 解：由邏輯表達式作卡諾圖如下：由卡諾圖得到最簡與或表達式如下：第三章作業答案3.1.2（2）求74LS門驅動74ALS系列門電路的扇出數解：首先分別求出拉電流工作時的扇出數NOH和

10、灌電流工作時的扇出數NOL,兩者中的最小值就是扇出數。從教材附錄A可查得74LS系列門電路的輸出電流參數為IOH=0.4mA,IOL=8mA，74ALS系列門電路的輸入電流參數為IIH=0.02mA,IIL=0.1mA拉電流工作時的扇出數灌電流工作時的扇出數因此，74LS門驅動74ALS系列門電路的扇出數NO為20。3.1.4已知圖題3.1.4所示各MOSFET管的VT=2V，忽略電阻上的壓降，試確定其工作狀態（導通或截止）。解：圖（a）和（c）為N溝道場效應管，對于圖（a），VGS=5V>VT,因此管子導通對于圖（c），VGS=0V<VT,因此管子截止圖（b）和（d）為P溝道場效

11、應管，對于圖（b），VGS=5V-5V=0>VT,因此管子截止對于圖（d），VGS=0V-5V=-5V<VT,因此管子導通3.1.7寫出圖題3.1.7所示電路的輸出邏輯表達式.解：3.1.12試分析圖題3.1.12所示的CMOS電路，說明他們的邏輯功能。解：從圖上看，這些電路都是三態門電路，分析這類電路要先分析使能端的工作情況，然后再分析邏輯功能。（a）當=0時，TP2和TN2均導通，由TP1和TN1組成的反相器正常工作，；當=1時，TP2和TN2均截止，此時無論輸入端A為高電平還是低電平，輸出端均為高阻態；因此該電路為低電平使能三態非門。（b）當=0時，或門的輸出為，TP2導通，

12、由TP1和TN1組成的反相器正常工作，；當=1時，或門的輸出為0,TP2和TN1均截止，此時無論輸入端A為高電平還是低電平，輸出端均為高阻態； 因此該電路為低電平使能三態緩沖器。（c）當EN=1時，TN2導通，與非門的輸出為，由TP1和TN1組成的反相器正常工作，；當EN=0時，與非門的輸出為1,TP1和TN2均截止，此時無論輸入端A為高電平還是低電平，輸出端均為高阻態； 因此該電路為高電平使能三態緩沖器。（d）當=0時，傳輸門導通，由TP1和TN1組成的反相器正常工作，；當=1時，傳輸門截止，此時無論輸入端A為高電平還是低電平，輸出端均為高阻態；因此該電路為低電平使能三態非門。3.1.14由

13、CMOS傳輸門構成的電路如圖題3.1.4所示，試列出其真值表，說明該電路的邏輯功能。解：當CS=1時，4個傳輸門均處于高阻狀態，當CS=0時，傳輸門的狀態由輸入A和B決定，當A=B=0時，TG1和TG2導通，TG3和TG4截止，L=1。依次分析電路可得到真值表如下：CSABL1高阻態0001001001000110根據真值表可得到,因此，該電路實現低電平使能的二輸入或非邏輯功能。3.5.1 試對圖題3.5.1所示的邏輯門進行變換，使其可以用單一的或非門實現。解：3.6.1 當CMOS和TTL兩種門電路相互連接時，要考慮哪幾個電壓和電流參數？這些參數應滿足怎樣的關系？解：當CMOS和TTL兩種門

14、電路相互連接時，需要考慮驅動門的輸出電壓VOH(min)、VOL(max)和電流值IOH(max) 、IOL(max)與負載門的輸入電壓VIH(min)、VIL(max)和電流值IIH(max) 、IIL(max)驅動門和負載門是否匹配要考慮兩個方面的因素，首先是驅動門的輸出電壓必須滿足負載門輸入高低電平的范圍，即VOH(min) VIH(min)VOL(max) VIL(max)其次，驅動門必須為負載門提供足夠的灌電流和拉電流，即IOH(max) IIH(total)IOL(max) IIL(total)如果上述條件都滿足，則兩種門電路可以直接相互連接。3.6.7設計一個發光二極管（LED）

15、驅動電路，設LED的參數為VF=2.5V,ID=4.5mA;若VCC=5V，當LED發光時，電路的輸出為低電平。選擇集成電路的型號，并畫出電路圖。解：根據題意，當LED發光時，電路的輸出為低電平，并且ID=4.5mA，因此選用器件的低電平輸出電流IOL(max)必須大于4.5mA，查附錄A得知，CMOS門電路的IOL(max)小于4.5mA，不能使用，而TTL門電路的IOL(max)為8mA，符合要求，因此，可以選用74LS系列TTL門電路作為該發光二極管的驅動門電路。電路圖如下：74LS系列TTL門電路的VOL(max)=0.5V電路中的限流電阻最小值為我們選用標準電阻值系列R=470第四章

16、習題答案4.1.4 試分析圖題4.1.4所示邏輯電路的功能。解：（1）根據邏輯電路寫出邏輯表達式： （2）根據邏輯表達式列出真值表：ABCDL0000000000101100100110011000010010101011100110110011110110001011001110101011010111011100000110101111100111111000 由真值表可知，當輸入變量ABCD中有奇數個1時，輸出L=1，當輸入變量中有偶數個1時，輸出L=0。因此該電路為奇校驗電路。4.2.5 試設計一個組合邏輯電路，能夠對輸入的4位二進制數進行求反加1 的運算。可以用任何門電路來實現。解：

17、（1）設輸入變量為A、B、C、D，輸出變量為L3、L2、L1、L0。（2）根據題意列真值表：輸 入輸 出ABCDL3L2L1L000000000000111110010111000111101010011000101101101101010011110011000100010010111101001101011010111000100110100111110001011110001 （3）由真值表畫卡諾圖 （4）由卡諾圖化簡求得各輸出邏輯表達式（5）根據上述邏輯表達式用或門和異或門實現電路，畫出邏輯圖如下：4.3.1判斷下列函數是否有可能產生競爭冒險，如果有應如何消除。（2）（4）解：根據邏輯

18、表達式畫出各卡諾圖如下：（2），在卡諾圖上兩個卡諾圈相切，有可能產生競爭冒險。 消除辦法：在卡諾圖上增加卡諾圈（虛線）包圍相切部分最小項，使，可消除競爭冒險。（4），在卡諾圖上兩個卡諾圈相切，有可能產生競爭冒險。 消除辦法：在卡諾圖上增加卡諾圈（虛線）包圍相切部分最小項，使，可消除競爭冒險。4.3.4 畫出下列邏輯函數的邏輯圖，電路在什么情況下產生競爭冒險，怎樣修改電路能消除競爭冒險。 解：根據邏輯表達式畫出邏輯圖如下：當A=C=0時，可能產生競爭冒險。消除競爭冒險辦法：（1）將邏輯表達式變換為,根據這個邏輯表達式組成的邏輯電路就不會產生競爭冒險。邏輯圖如下：（2）用卡諾圖法在增加卡諾圈，包圍

19、卡諾圈相切部分，增加或與表達式中的或項得到，根據這個邏輯表達式組成的邏輯電路就不會產生競爭冒險。邏輯圖如下：4.4.1 優先編碼器CD4532的輸入端I1=I3=I5=1,其余輸入端均為0，試確定其輸出端Y2Y1Y0。解：優先編碼器CD4532的輸入端除Ii外，還有使能端EI，由于EI=0，因此編碼器不工作，其輸出端Y2Y1Y0=000。4.4.5 為了使74HC138譯碼器的第十腳輸出低電平，試標出各輸入端應置的邏輯電平。解：查74HC138譯碼器的引腳圖，第十腳為,對應的A2A1A0=101，控制端E3、分別接1、0、0，電源輸入端Vcc接電源，接地端GND接地，如下圖所示：4.4.6 用

20、74HC138譯碼器和適當的邏輯門實現函數。解：用74HC138譯碼器實現邏輯函數，需要將函數式變換為最小項之和的形式在譯碼器輸出端用一個與非門，即可實現所要求的邏輯函數。邏輯圖如下：4.4.12 試用一片74x154譯碼器和必要的與非門，設計一個乘法器電路，實現2位二進制數相乘，并輸出結果。解：設2位二進制數分別為AB和CD，P3P2P1P0為相乘的結果，列出真值表如下：輸 入輸 出ABCDP3P2P1P00000000000010000001000000011000001000000010100010110001001110011100000001001001010100100101101

21、1011000000110100111110011011111001由真值表可直接寫出各輸出端的最小項邏輯表達式：用一片74x154和4個與非門即可實現所要求的乘法電路，邏輯電路圖如下：4.4.14 7段譯碼顯示電路如圖4.4.14（a）所示，對應圖4.4.14（b）所示輸入波形，試確定顯示器顯示的字符序列。解：當LE=0時，圖4.4.14（a）所示譯碼器能正常工作，所顯示的字符就是A3A2A1A0所表示的十進制數,顯示的字符序列為0、1、6、9、4。當LE由0跳變為1時，數字4被鎖存，所以持續顯示4。4.4.21 應用74HC151實現如下邏輯函數：（1）（2）解：用74HC151實現邏輯函

22、數，首先要將邏輯函數化成最小項的形式，根據最小項表達式確定數據輸入端Di的取值，并注意變量的高低位與地址輸入端的連接順序。（1）與數據選擇器74HC151的標準表達式相比較將L與Y比較可得：D0=D2=D3=D6=D7=0，D1=D4=D5=1將A、B、C分別與地址輸入端S2、S1、S0連接，邏輯電路如圖所示：（2）D0=D3=D5=D6= 0，D1=D2=D4=D7=14.4.22 應用已介紹過的集成組合邏輯電路設計一個數據傳輸電路，其功能是在3位通道選擇信號的控制下，將8個輸入數據中的任何一個傳送到相對應的輸出端輸出。解：應用教材中介紹的中規模組合邏輯電路8選1數據選擇器74HC151和3

23、線8線譯碼器74HC138（作為分配器使用）各一片組成數據傳輸電路，邏輯電路圖如下：電路通過74HC151根據通道選擇信號A2A1A0選擇數據，通過74HC138分配至由A2A1A0決定的輸出端。4.4.26 試用數值比較器74HC85設計一個8421BCD碼有效性測試電路，當輸入為8421BCD碼時，輸出為1，否則輸出0。解：8421BCD碼的范圍是00001001，即所有有效的8421BCD碼均小于1010。用74HC85構成的測試電路如下圖所示，將8421BCD碼輸入接A3A2A1A0，B3B2B1B0接1010，當輸入的8421BCD碼小于1010時，FA<B=1，否則輸出0。4

24、.4.33 試用若干片74x283構成一個12位二進制加法器畫出連接圖。解：構成一個12位二進制加法器需要3片74x283以串行進位的方式進行連接，邏輯電路圖如下所示：第五章作業答案5.2.1 分析圖題5.2.1所示電路的邏輯功能，列出功能表。解：方法（1） 將圖題5.2.1所示電路與由與非門構成的基本RS鎖存器比較，發現該電路與后者僅在信號輸入端分別多了一個非門，而后者為低電平有效的基本RS鎖存器，因此該電路為高電平有效的RS鎖存器，功能表如下：SRQ鎖存器狀態00不變不變保持01010101011100不確定方法（2） 由邏輯電路圖可以得到Q端和端的邏輯表達式 根據上面的邏輯表達式，可以得

25、到該鎖存器的功能表如下所示：（略，同上表）5.3.1 觸發器的邏輯電路如圖題5.3.1所示，確定其屬于何種電路結構的觸發器，并分析工作原理。解：圖題5.3.1所示電路是由兩個傳輸門控D鎖存器構成的CMOS主從D觸發器。其中TG1、TG2和G1、G2構成主鎖存器，TG3、TG4和G3、G4構成從鎖存器，和分別為直接置1端和直接置0端。當觸發器處于工作狀態時，應將他們置于高電平。工作原理分析：（1）當CP=0時，C=0，=1，TG1、TG4導通，TG2、TG3斷開。此時D信號進入鎖存器，G1輸出，并隨D變化。由于TG3斷開、TG4導通，主從鎖存器相互隔離，從鎖存器構成雙穩態存儲單元，使觸發器的輸出

26、維持原來的狀態不變。（2）當CP由0跳變到1后，C=1，=0，TG1、TG4斷開，TG2、TG3導通。此時D信號與主鎖存器之間的聯系被切斷，TG2的導通使主鎖存器維持在CP上升沿到來之前瞬間的狀態。同時由于TG3導通，G1輸出信號送到Q端，得到，并且在CP=1期間保持不變。（3）當CP由1跳變到0后，再次重復（1）的過程。5.4.1 上升沿和下降沿觸發的D觸發器的邏輯符號及時鐘信號CP()的波形如圖題5.4.1所示，分別畫出他們Q端的波形。設觸發器的初始狀態為0。解：上升沿和下降沿觸發的D觸發器Q端的輸出分別為Q1和Q2，輸出波形如下：5.4.3 設下降沿觸發的JK觸發器的初始狀態為0，、J、

27、K信號如圖題5.4.3所示，試畫出觸發器Q端的輸出波形。解：觸發器Q端的輸出波形如下：5.4.8兩相脈沖產生電路電路如圖題5.4.8所示，試畫出在作用下1和2的波形，并說明1和2的時間關系。各觸發器的初始狀態為0。 解：由圖題5.4.8得到1和2的邏輯表達式：1 = Q2，。由于圖中的JK觸發器的J、K均接1，因此兩個觸發器均在各自的CP脈沖下降沿狀態翻轉，而第一個觸發器的輸出Q1作為第二個觸發器的CP脈沖輸入，因此Q2在Q1的每個下降沿狀態翻轉，1和2的波形如下所示： 由波形圖可知，1超前2一個周期5.4.9邏輯電路和各輸入端波形如圖題5.4.9所示，畫出兩觸發器Q端的波形。兩觸發器的初始狀

28、態為0。解：由邏輯圖可以看出觸發器2是一個下降沿觸發的JK觸發器，觸發器1是一個上升沿觸發的D觸發器，他的CP脈沖來自Q2，并且D信號接在上，即Q1在Q2的每一個上升沿狀態翻轉一次。接兩個觸發器的直接復位端。Q1、Q2的波形圖如下：第六章作業答案6.1.2已知狀態表如表題6.1.2所示，輸入為X1X0，試作出相應的狀態圖。現態Sn次態/輸出(Sn+1 /Z)X1X0=00X1X0=01X1X0=10X1X0=11S0S0/0S1/0S3/0S2/1S1S1/0S2/1S3/1S0/0S2S2/0S1/0S3/0S3/0S3S3/0S2/1S2/0S2/0解：根據狀態表作出對應的狀態圖如下：6.

29、1.3 已知狀態圖如題圖6.1.3所示，試列出其狀態表。解：其狀態表如下表：現態次態/輸出X1X0=00X1X0=01X1X0=10X1X0=1100/01/10/01/010/0 1/11/11/16.1.8已知狀態表如表題6.1.8所示，若電路的初始狀態為Q1Q0=00，輸入信號A的波形如圖題6.1.8所示，輸出信號為Z，試畫出Q1Q0的波形（設觸發器對下降沿敏感）。A=0A=10001/111/10110/010/01010/011/01101/100/1解：根據已知的狀態表及輸入信號A=011001，該電路將從初始狀態Q1Q0=00開始，按照下圖所示的順序改變狀態：Q1Q0的波形圖如下

30、：6.2.1試分析圖題6.2.1（a）所示時序電路，畫出其狀態表和狀態圖。設電路的初始狀態為0，試畫出在圖題6.2.1（b）所示波形的作用下，Q和Z的波形圖。解：由電路圖可寫出該電路的狀態方程和輸出方程分別為：狀態表如下所示：A=0A=100/11/011/10/1狀態圖如下所示：Q和Z的波形如下所示：6.2.4分析圖題6.2.4所示電路，寫出它的激勵方程組、狀態方程組和輸出方程，畫出狀態表和狀態圖。解：電路的激勵方程組為：狀態方程組為：輸出方程為： 根據狀態方程組和輸出方程可列出狀態表如下：A=0A=10001/001/00110/011/01000/000/01100/000/1狀態圖如下

31、：6.3.2 某同步時序電路的狀態圖如圖題6.3.2所示，試寫出用D觸發器設計時的最簡激勵方程組。解：由狀態圖可知，要實現該時序電路需要用3個D觸發器。（1）根據狀態圖列出狀態轉換真值表如下： （D2）（D1）（D0）0 0 10110 1 01100 1 10101 0 01011 0 10011 1 0100（2）畫出各激勵信號的卡諾圖，在狀態轉換真值表中未包含的狀態為不可能出現的，可作無關項處理。（3）由卡諾圖得到各激勵信號的最簡方程如下：6.3.5試用下降沿觸發的JK觸發器和最少的門電路實現圖6.3.5所示的Z1和Z2輸出波形。解：從Z1和Z2輸出波形可以看出，對于每一個Z1或Z2周期，均可等分為4段時間間隔相等的狀態，即Z2 Z1=00、Z2 Z1=01、Z2 Z1=11和Z2 Z1=01，因此要設計的時序電路可以有4個狀態,分別用00、01、10、11來表示。用2個下降沿觸發的JK觸發器來實現。（1）列出狀態轉換真值表，并根據JK觸發器的激勵表推出相應的激勵信號如下表所示：Z2 Z1J1 K1J0K00 00 10 00 1 0 11 00 11 11 01 11 1 01 1 10 00 1 1 1（2）由狀態轉換真